【高清视频】当前PCIe 6.0协议兼容性测试CTS进展及SerialTek CTS高清演示

2026-01-16 14:01:46

SerialTek作为PCI SIG官方批准的PCIe 5.0 CTS供应商，如果国内有朋友下个月去台湾参加春节前的PCI SIG compliance workshop，只要通过SerialTek 协议层CTS测试外加其它物理层测试，即可加入PCIe integrators list。

PCI-SIG Compliance Workshop #138
February 10, 2026 – February 13, 2026
Taipei Marriott Hotel
Taipei, Taiwan

我们今天重点讲讲PCI SIG在PCIe 6.0协议的兼容性测试的进展情况，以及如何使用SerialTek针对PCIe 6.0进行CTS验证和测试。注意：获得PCI SIG CTS测试通过只是你的芯片或者产品的一个最低要求，获得认证和测试并不意味着你的芯片没有问题，也不意味着你的产品可以大卖。

下面是基于我们今天的高清视频的整理形成的PCIe 6.0 CTS 兼容性测试演示文字总结。我已尽量将原本较为口语化、线性的视频内容，重构了一下突出测试目的、测试架构、操作流程、CTS背景与工程价值。感兴趣的朋友可以观看并提出建议。

PCIe 6.0 CTS 兼容性测试演示文字总结

——基于 SerialTek PCIe 6.0 Analyzer / Exerciser 的实测说明

一、演示目的与测试背景

本次视频演示的核心目标是：展示如何使用 SerialTek 的 PCIe 6.0 协议分析仪 / 训练器（Analyzer / Exerciser），对 PCIe 6.0 Endpoint 设备进行协议层 CTS（兼容性）测试。

测试对象选用的是：

NVIDIA CX8 800G 网卡
PCIe 6.0接口

该演示不仅关注“如何操作”，更重要的是解释：

PCIe 6.0 CTS 当前所处的阶段
为什么 CTS 在 PCIe 6.0 时代显得尤为关键
协议层 CTS 与物理层 CTS 的本质区别

二、整体测试架构与硬件拓扑

1. 测试角色划分

在本测试环境中，各组件角色如下：

SerialTek PCIe 6.0 Analyzer / Exerciser

模拟 CPU / Root Complex（RC）

Host Smart Fixture（HSF）

作为“等效主板 / 插槽”，用于承载 DUT

DUT（被测设备）

NVIDIA CX8 PCIe 6.0 Endpoint 网卡

整体架构可以理解为：

“用协议训练器 + 治具，搭建一个不依赖真实服务器主板的 PCIe 6.0 主机环境。”

2. 信号与接口连接方式

高速数据通道

D0、D1：对应 PCIe Gen6 俩街道测试治具的下行链路
通过 QSFP-QDD 高速线缆连接

Sideband 信号

采用 MCIO 接口
用于管理与编程信号（相较 PCIe 5.0 的 OCuLink，更统一）

这种连接方式体现了 PCIe 6.0 时代在硬件接口上的明显演进。

三、SerialTek Kodiak 平台与设备特性

1. Kodiak 架构说明

SerialTek 的 Kodiak 平台是其新一代统一架构，覆盖：

PCIe 4.0 / 5.0 / 6.0
PCIe / CXL / NVMe 协议
Analyzer（分析） + Exerciser（训练）二合一

设备支持：

64 GT/s（PCIe 6.0）
FLIT Mode（256 GB/s 级别）
多代速率与多 Lane Width 动态切换

2. 硬件与系统设计特点

前面板集成 触摸屏
通过 Web UI 访问（无需 Windows 客户端软件）
内置：

启动 SSD
独立 NVMe Trace 存储盘（用于抓包与保存测试数据）

这种设计显著提升了实验室部署与远程协作的效率。

四、软件架构与操作模式切换

1. Analyzer 与 Tester 模式

设备支持两种核心工作模式：

Analyzer

多链路并行抓包（如 x16 Capture）

Tester（Exerciser）

主动模拟 RC 或 EP
执行自动化 CTS / 协议行为测试

在本演示中：

系统被切换至 Tester Mode （Exerciser)
模拟 Root Complex 对 Endpoint 发起交互

2. Web 界面主要功能区

Home

设备状态、序列号、链路连接概览

Tester

链路训练、速率/宽度配置

Tools

Action / Action Sequence
自动生成 Python API 脚本

Tracer

在线抓包、解码、保存 Trace

五、PCIe 6.0 链路训练与基本交互流程

1. 上电前后的行为差异

DUT 未上电时：

RC 持续发送 Training 序列
无有效响应

DUT 上电后：

快速完成协商
进入 L0
协商到 Gen6 / FLIT Mode

2. 可配置参数示例

Link Speed：Gen1 ～ Gen6
Link Width：x1 / x2 / x4 / x8 / x16
RC / EP 角色切换
ECRC、FLIT、Sideband 行为

六、CTS（兼容性测试）执行机制

1. CTS Runner 自动化测试

CTS 测试通过 Runner 执行，特点包括：

覆盖 PCIe Gen3 ～ Gen6 CTS测试用例
PCIe 6.0 当前处于 Pre-FYI（Preliminary For Your Information）阶段
单次测试可包含 数百个测试用例

测试结果分类：

Pass
Fail
Skip（设备不支持）

2. 结果分析与问题定位

每个Case包括 Failed Case 都有：

详细 Logger
对应规范条款

工程师可据此：

修改固件
调整设计
重新回归测试

七、PCIe 6.0 CTS 的行业现状与挑战

1. 规范成熟度

PCIe 6.0 Spec 于 2022 年初发布
截至 2026 年初：

CTS 1.0 尚未正式发布
已进行 4 次 Pre-FYI Workshop （具体参见我们本文底部的PCIe测似乎白皮书第一章节介绍）

这意味着：

当前市面上已经发布的 PCIe 6.0 设备，并不一定能够“全项 CTS 通过”。

2. PAM4 带来的本质变化

PCIe 6.0 首次在 PCIe 中引入 PAM4
相比 PCIe 5.0：

信号完整性要求显著提高
协议训练、纠错、状态机更复杂

这也是 CTS 在 PCIe 6.0 时代显得异常关键的根本原因。

八、CTS 术语的澄清（非常关键）

1. CTS 的两种含义

场景	CTS 含义
PCI-SIG 官方	Compliance Test Specification
测试工具软件	Compliance Test Suite

2. 协议层 vs 物理层 CTS

物理层 CTS

示波器 + BERT
测 TX / RX 信号质量

协议层 CTS

Exerciser + CTS 软件
测状态机、训练流程、TLP/FLIT 行为

本视频演示的是 协议层 CTS。

九、总结：本次演示的工程价值

通过本次 PCIe 6.0 CTS 演示，可以清晰看到：

PCIe 6.0 已进入 工程验证与互操作阶段
CTS 不再是“形式测试”，而是设计收敛的核心工具
Exerciser + 自动化 CTS，是：

GPU
AI 加速卡
高速网卡
高端 SSD 在 PCIe 6.0 时代不可或缺的验证手段

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