我们最近一个客户要试用 SerialTek PCIe 6.0 协议分析仪和训练器，他们使用 Synopsys 公司的 HAPS-200 平台，通过 Speed Adapter 连接外部。我们知道，硅前验证时，芯片设计运行在 FPGA 原型或硬件仿真环境中，设计内部的运行速度与真实外部 PCIe 链路之间，需要 Speed Adapter 等部件协调。Synopsys 对 Speed Adaptor 的公开说明，也将其用于硅前设计与真实环境之间的协议准确速度适配。

客户担心的是：经过适配后，外部物理链路可能还是只有 Gen1、Gen2 或 Gen3；此时分析仪看到的，是否仍可能包含 Gen6 需要验证的内容，例如 FLIT 模式、新的 TLP Header、OHC 和 Segment 相关信息。这些内容能否被观察到，仍要结合实际链路模式、DUT 配置和分析仪的解析支持确认。下面是关于EDA公司开发的硬件仿真器和FPGA原型验证平台的一些小知识。

如果第一次接触芯片的硅前验证，很容易把 Synopsys 的 ZeBu、HAPS，以及 Cadence 的 Palladium、Protium 混在一起。其实它们可以非常简单地分成两类：ZeBu 和 Palladium 主要是 Emulator，也就是硬件仿真器；HAPS 和 Protium 则主要是 FPGA Prototype，也就是 FPGA 原型验证平台。

为什么叫 Emulator？因为在真正的芯片流片出来以前，工程师先把 CPU、GPU、AI 加速器或者 SoC 的 RTL 设计装到一套专用硬件里面，让这套设备在功能和协议行为上“扮演”未来那颗还不存在的芯片。操作系统、Driver、PCIe SSD、网卡甚至真实服务器都可以和它交互。从外部软件和设备看来，好像已经有了一颗真实芯片，所以叫 Emulation——仿真、仿效真实芯片的行为。它和传统 RTL 软件 Simulation 最大的区别，是大量逻辑由专用硬件运行，因此速度可以提高很多，可以跑到开机、加载 Driver、运行复杂软件这种传统 RTL Simulator 很难覆盖的场景。

Synopsys ZeBu-200 就是这一类产品。它更强调 RTL 验证、复杂 SoC 调试、性能和功耗分析，以及软硬件联合验证。ZeBu-200 可以支持非常大的设计，Synopsys 公布的容量可扩展到约 154 亿门。它的特点不是单纯追求最高运行频率，而是强调设计还在不断修改的时候，也能够比较方便地编译、运行、观察内部信号并找到 Bug。

与 ZeBu-200 配套的 HAPS-200 则更偏向 FPGA Prototype。设计已经相对稳定以后，把 RTL 映射到 FPGA 上，以更高速度运行，就可以更方便地做 Software Bring-up、Driver 开发、长时间软件测试，以及 PCIe、Ethernet、USB 等真实接口的互操作和 Compliance 测试。HAPS-200 一般可以跑到几十 MHz，部分接口子系统甚至可以达到数百 MHz。因此可以简单理解为：ZeBu 更适合“找硬件 Bug”，HAPS 更适合“让这个还没流片的芯片尽可能像真的一样跑起来”。

Cadence 的产品组合几乎完全对应。Palladium Z3 是它的主力 Emulator，使用 Cadence 自己设计的专用 Emulation Processor，重点也是 RTL 验证、硬件 Debug、软硬件协同验证等。它的突出优势之一是超大容量，目前官方给出的扩展能力最高达到 480 亿门。

而 Protium X3 则对应 Synopsys HAPS，是 FPGA Prototyping 平台，更强调高速运行以及早期软件开发。Cadence 把 Palladium Z3 和 Protium X3 称为 Dynamic Duo：设计前期 RTL 经常变化时主要放在 Palladium 上验证和调试；RTL 逐渐稳定以后，可以比较顺畅地转到 Protium 上，以更高速度运行操作系统、Firmware、Driver 和实际应用软件。两者使用共同的前端流程和接口方案，就是为了让设计能够比较容易地从 Emulation 过渡到 Prototyping。

如果只用一句话来记，可以这样理解：

ZeBu / Palladium：更像一颗“内部完全透明、随时可以停下来查问题的假芯片”；HAPS / Protium：更像一颗“虽然还没有流片，但已经可以高速跑软件和接真实设备的工程样片”。

所以二者并不是竞争关系，而是芯片开发不同阶段的工具。前者更重视可观察性、Debug 和 RTL 验证；后者更重视运行速度、软件开发和真实系统连接。近年来两家的趋势也越来越明显：Emulation 和 Prototyping 的界限正在变得模糊。例如 Synopsys 的 ZeBu-200 与 HAPS-200 已经建立在共同的 EP-Ready Hardware 架构之上，可以通过软件和硬件配置在不同用途之间转换；Cadence 的 Palladium Z3 与 Protium X3 也越来越强调统一编译流程和共同的接口环境。

• HAPS 100 / ZeBu / Speed Adaptor 2 

下面是我从查到的资料中摘取的两页PPT，来自DVCon 2021，即，配合HAPS 100系列产品使用的Speed Adaptor-2的一些信息。从下图可以看到一般情况下，我们是使用一张PCIe插卡通过线缆连接到Speed Adaptor。

上图的连接关系，简单来看可以画成下面这样：

Host PC / PCIe Card
↓ PCIe Cable
PCIe Gen5 x16 Speed Adaptor 2
↓ QSFP / HT3 Cable
HAPS-100 / ZeBu
↓
PCIe DUT running at prototype speed

Synopsys官方资料明确说明，SA2 在这里负责 PCIe rate adaptation。注意：Speed Adaptor 不是普通 PCIe Retimer，也不是简单的 PHY board。它承担的是：PCIe protocol-preserving rate adaptation。

换句话说，Host PC 这一侧可以看到“像真的 PCIe Device 一样”的接口，而 FPGA 原型这一侧却可以以 HAPS 能承受的几十 MHz 左右的逻辑速度运行。外部 PCIe 链路按所用适配器支持的代际和实际协商速率运行，例如PCIe Gen5/6，但 HAPS 里面 RTL DUT 并没有以几 GHz 的真实 PHY 时钟跑。Speed Adaptor 在两边之间做速率转换。

• HAPS 200 / ZeBu / Speed Adaptor 3 

另外，我们也看到一张对于PCIe 6.0 SSD验证非常有价值的PPT：HAPS-200 + PCIe 6 NVMe SSD，参见下图。

NVMe Storage Design on HAPS-200

左边是真实的：

NVMe PCIe 6 SSD EP Card

然后进入：

Synopsys PCIe 6 Root Complex Card
→ Synopsys PCIe 6 Root Complex CTRL
→ AXI NoC / DDR5 / HAPS-200

总之，上面这张HAPS-200的测试示意图对进行PCIe 6.0 SSD / 硅前验证有一定的帮助。

• 总结

下面总结一下，从接线原理看，可考虑将SerialTek PCIe 6.0协议分析仪通过合适的 Interposer 接入 Speed Adaptor 面向真实设备的 PCIe 链路，或者在双方支持相应 RC / EP 角色的前提下，将SerialTek PCIe训练器配置为 RC 或 EP，经 Speed Adaptor 接入 HAPS，主要使用标准的PCIe插卡接口。

• 老方案：PCIe Speed Adaptor 2 / SA2 → HAPS-100 / ZeBu

• 新方案：PCIe Speed Adaptor 3 / SA3 → HAPS-200 / ZeBu-200

所以，SA 并不是简单的 Retimer，也不是让 HAPS FPGA 真正跑 64GT/s PCIe PHY。

其结构实际上更接近：

真实 PCIe Gen6 Device / Host
↓
真实 PCIe Gen6 PHY
↓
Speed Adaptor 3 — protocol-aware rate adaptation
↓
SA proprietary digital interface
↓
QSFP
↓
HAPS-200 SA Wrapper Logic
↓
低速运行的 PCIe Controller RTL
↓
DUT

Synopsys 的这张图直接把 HAPS 端标成：

SA I/F → SA Wrapper Logic → PHY I/F → CTRL IP Low speed → DUT。

如果正在做 PCIe、CXL、NAND、SSD Controller、PCIe / NVMe SSD 以及相关测试，或者对于这部分感兴趣的，可以随时联系我们。