从一台普通 PC、一张 PCIe Switch 卡、一个八盘位 EDSFF 盘柜出发，看看企业级 SSD 测试环境究竟该如何搭建。

在企业级 SSD 研发过程中，工程师常常会遇到一个尴尬的问题：SSD 控制器已经开始支持 PCIe 6.0，但手边的服务器、主板和测试环境还停留在 PCIe 5.0。

难道必须等到原生 PCIe 6.0 服务器全部到位，才能开展 Gen6 SSD 验证？

2026 年 11 月 10 日的一场技术交流，围绕这个问题进行了上午、下午两轮讨论和现场演示。交流内容从 EDSFF 接口形态、PCIe Switch 和 MCIO 线缆展开，逐步深入到热插拔、故障注入、电源分析、双端口 SSD 以及自动化测试。

这场交流最值得关注的，并不是某一款测试设备的型号，而是一个贯穿始终的思路：

企业级 SSD 验证不一定要从最昂贵、最完整的服务器环境开始。关键在于根据产品开发阶段，搭建合适的链路，并且能够观察、控制和复现测试中出现的问题。

下面按照两场交流的实际先后顺序，梳理其中的技术细节。

第一部分：上午的讨论——先把 PCIe 6.0 SSD 测试环境搭起来

一、从一个打不开的八盘位盘柜说起

上午的交流开始时，桌上摆放着一台八盘位企业级 SSD 盘柜。原本准备直接演示，但因为盘位的机械锁暂时无法打开，工作人员需要取回钥匙，现场便先从系统架构开始介绍。

这个小插曲，反而让整场交流有了一个很自然的切入点。

对于刚开始接触企业级 SSD 的研发团队，首先要回答的不是“买哪台测试仪器”，而是：

究竟需要测试一块 SSD，还是需要同时测试多块 SSD？

如果只验证一块尚处于开发阶段的 SSD，单盘位测试治具往往更加直接。工程师可以方便地接入电源、观察边带（sideband)信号、控制复位，并且尽量缩短高速信号路径。

但如果进入固件回归、兼容性或者批量稳定性测试阶段，问题就不同了。工程师可能需要让多块 SSD 同时运行，或者让它们反复执行上电、掉电、热插拔和读写任务。

这时候，一个多盘位测试平台的价值就体现出来了。

现场讨论的基本方案是：

一台 PC 或工作站，通过 PCIe Switch 扩展卡，再通过 MCIO 线缆连接八个 EDSFF SSD 盘位。

这里提到的“八盘位”，并不代表必须使用八条完全独立的 CPU PCIe 链路。通过合理配置 Switch 下游端口，并使用适当的线缆分支，可以把若干条下游 PCIe 链路连接到不同 SSD。

但需要注意，这解决的是设备连接和端口扩展问题，而不是凭空增加 CPU 的总带宽。

二、为什么企业级 SSD 越来越多地采用 EDSFF？

在介绍系统连接之前，现场花了不少时间解释 EDSFF。

对于熟悉 M.2 或者 U.2 SSD 的工程师而言，第一次接触 E1.S、E1.L、E3.S 和 E3.L 时，很容易把外形尺寸、连接器和 PCIe 链路规格混为一谈。

EDSFF 最初与企业级、数据中心 SSD 外形规格有关，现在通常展开为：

Enterprise and Datacenter Standard Form Factor

这里的“Standard”值得留意。EDSFF 所定义的外形及连接方式不必局限于 NVMe SSD，也可以服务于其他数据中心设备形态，例如适用的 CXL 设备。

现场展示、讨论了几种常见外形。

E1.S 体积相对紧凑，有不同厚度及散热方案，适合对存储密度要求较高的系统。

E1.L 是较长的尺形结构，通常用于需要更大 PCB 面积、更多存储器件或者特定散热设计的场合。

E3.S 和 E3.L 则采用另一套尺寸体系。其中还存在不同厚度版本，例如常见的 1T、2T 设计。

需要强调的是，E1.S、E3.S 并不是 PCIe 速率的代名词。SSD 的外形规格、连接器支持的信号定义、实际 PCIe 链路速率和 Lane Width，是彼此相关但必须分别确认的参数。

一块 E3.S SSD 可以采用不同的 PCIe 代际和链路配置。即便机械外形能够插入相同的盘位，也不能因此推定两者电气和协议能力完全一致。

现场还提到 U.2 与 EDSFF 的区别。

U.2 长期用于 2.5 英寸企业级 SSD，拥有成熟的服务器生态。但在 PCIe 速率不断提高后，传统背板、连接器和线缆路径的信号完整性设计面临更大挑战。因此，越来越多面向新一代高性能存储的系统开始重视 EDSFF。刚兴趣的朋友可以参考我们Saniffer最近发表的文章：U.2 到了 Gen5 为什么很难跑稳？ 从连接器、背板讲到 Gen6。

不过，“EDSFF 正在成为重要选择”不等于“PCI-SIG 已经取消 U.2”。截至本次交流日期，PCI-SIG 仍列有 2024 年发布的 SFF-8639（U.2）Revision 5.0 规范。具体接口能否用于目标速率，应以相应规范、连接器能力和完整通道测试结果为准。

三、没有原生 Gen6 服务器，测试就无法开展吗？

讨论很快转到了一个实际问题：

如果 SSD 已经支持 Gen6，但手头只有 PCIe 5.0 主机，能不能测？

答案是：可以开展相当一部分测试，但必须弄清楚哪些链路真正运行在 Gen6。

现场讨论了两种主要拓扑。

第一种：CPU 直接连接 SSD。

支持 PCIe 6.0 的 CPU / Root Complex
                  │
             PCIe Gen6
                  │
           EDSFF Gen6 SSD

这是一种直接的 Host—Endpoint 连接方式，适合考察原生 Gen6 主机与 SSD 之间的训练、协议、性能和兼容性。

但它对主机平台的要求较高，也受到服务器主板、BIOS、操作系统及相应测试接口准备情况的影响。

第二种：通过 Gen6 Switch 连接 SSD。

PCIe Gen5 主机
       │
   Gen5 上行链路
       │
PCIe Gen6 Switch
       │
   Gen6 下行链路
       │
PCIe Gen6 SSD

这套结构最有意思的地方在于：

即使上游主机只支持 Gen5，下游 Switch 与 SSD 之间仍然有机会建立 Gen6 链路，前提是 Switch、SSD 及相关通道都支持并成功协商到目标速率。

这样一来，工程师不必把所有前期验证工作都押在原生 Gen6 服务器到货之后。

例如，下游链路的训练、SSD 枚举、固件兼容性、链路恢复和部分读写功能，都可以在这样的环境下展开。

不过这里有一个很容易被误解的地方。

Gen6 Switch 不是能够把 Gen5 主机“升级为 Gen6 主机”的速率转换器。

它可以在上下游连接不同代际的 PCIe 设备，但主机到 Switch 的上行链路仍受自身协商速率和 Lane Width 限制。

如果上游只有 Gen5 x8，即使下面接了八块 Gen6 SSD，所有需要经过这条上行链路的数据也要共享这部分带宽。

因此，这套环境可以用于 Gen6 下游链路及 SSD 功能验证，却不能直接等同于一套完整的、CPU 到 SSD 全路径 Gen6 性能测试平台。

在讨论服务器供应时间时，现场也表达了对原生 Gen6 平台成本、采购周期和可获得性的担忧。

这里补充一项截至 2026 年 11 月的公开进展：AMD 已经公布支持 PCIe 6.0 的 EPYC 9006 系列，并于 11 月 3 日表示，代号 Venice 的处理器如果正常供应的话，首批 OEM 系统预计于第四季度上市，但是估计主要供应互联网大厂，普通用户估计得等到 2027 年 Q2 左右。

所以，原生 Gen6 平台正进入市场，但具体型号的供货、价格和测试成熟度，仍可能影响研发团队的采购决策。

四、一张 80-Lane Switch 卡，如何连接八块 SSD？

接下来讨论的是现场展示的 PCIe Gen6 Switch 卡。

其核心思路是利用 Broadcom Atlas 3 等 PCIe 6.0 Switch 芯片提供的多 Lane 交换能力，把上游主机连接扩展为多个独立下游端口。

讨论中举到了一种 80-Lane 配置，包括上游连接和可配置的下游资源。

这里必须区分三个概念：

Switch 芯片拥有多少 Lane、扩展卡实际引出了多少 Lane、每个连接器最终配置为多少 Lane，并不必然相同。

例如，一张扩展卡引出了四个 MCIO x8 连接器，就意味着这些连接器合计提供了相应的物理连接资源，但不能因此把芯片没有引出的 Lane 也算进可用端口。

现场重点演示的是 MCIO 的分支连接方法。

一根 x8 MCIO 连接，可以在接口定义和 Switch 配置允许的情况下，分成两条独立的 x4 链路，分别连接两块 SSD。

PCIe Switch 下游 x8 端口资源
               │
         MCIO x8 连接
               │
       x8 → 2 × x4 分支
          │        │
       SSD A      SSD B
        x4         x4

四组这样的连接，就可以形成八条 x4 SSD 链路。

当然，真正使用时，还要同时核对 Switch 端口配置、线缆 Pinout、连接器类型、SSD 引脚定义以及电源供应方式。

这里还有一个非常实际的安全问题。

MCIO 与 EDSFF 并不是“看到插头能够插上，就代表接线正确”。

部分实验室转接板和非防呆连接器存在方向、针脚定义或供电分配方面的差异。现场反复提醒工程师，连接之前一定要核对 PCB 丝印、线缆方向和 Pin 1 等标识。

尤其在 SSD 需要独立供电的开放式测试架构下，错误接线可能损坏 SSD 或者测试设备。

最稳妥的做法，是在断电状态下按照设备厂家提供的 Pinout 和接线图完成连接，而不是仅凭外形或者经验判断。

五、现场真正跑起来后，为什么看到的是 Gen5 x8 和 Gen6 x4？

上午的演示逐渐从硬件连接转向操作系统检查。

工程师通过管理接口查看 Switch 信息，同时在 Linux 环境中使用 PCIe 工具检查设备。

这里最值得介绍的两个命令是：

lspci -t
lspci -vvv

lspci -t 用于查看 PCIe 设备之间的层次结构，帮助识别 Root Port、Switch Upstream Port、Downstream Port 与 Endpoint 之间的关系。

lspci -vvv 则可以查看更详细的配置空间信息，包括设备支持的链路能力和实际协商结果。

重点需要区分：

LnkCap 是设备声明的链路能力；LnkSta 才是当前链路实际运行状态。

例如，一个端口能够支持 Gen5 x16，并不意味着它现在一定工作在 Gen5 x16。

现场演示中，上游链路一度显示为 Gen5 x8（这个是由于主板Gen5 x16插槽由于多年磨损后面8个lane可能不大好导致的，正常工作的话应该协商成Gen5 x16），而下游到 SSD 的链路能够展示 Gen6 x4 工作状态。

这种结果并不矛盾。

Switch 上下游是相互独立训练的 PCIe 链路。上游为什么只有 x8，还需要检查主板插槽实际走线、CPU Lane 分配、BIOS 设置、转接卡、链路训练及信号完整性等因素，不能单凭一次 lspci 结果就认定是主板故障。

对 SSD 研发而言，确认 Gen6 x4 链路成功建立，只能说明其链路训练已经达到该速率和宽度。

后续还要继续验证稳定性、数据完整性和性能。

例如，可以使用：

nvme list

确认 NVMe 设备是否被系统正确识别，再根据测试目标运行 fio 等负载工具。

但要特别注意测试方法和破坏性操作的区别。fio 可以执行只读或写入测试，如果没有明确检查目标设备及数据内容，错误的写入参数可能覆盖原有数据。

此外，PCIe Gen6 单 Lane 的 64 GT/s 是传输速率，不等于单 Lane 有 64 GB/s 带宽。真实 SSD 吞吐量还受到 Lane Width、协议开销、主机带宽、SSD 控制器和 NAND 性能等因素影响。

现场的 Micron Gen6 SSD 主要承担链路建立和测试演示角色。即使某款产品公布了接近 28 GB/s 的顺序读取指标，也不能把厂商标称性能当成此次演示已经测得的成绩。

六、八个盘位的价值，不只是一次接上八块盘

随着讨论深入，八盘位盘柜的意义逐渐清楚。同时，如果用户在顶部PCIe Gen6 x16插槽插入如下左边或者右边的SerialCables EDSFF/AIC 转接卡，那么该Gen6 switch可以在前面接8块盘的基础上还可以再增加1张或者2张Gen6 x4 SSD。

对于固件开发人员而言，直接连接单块 SSD 进行调试，往往已经能够满足很多需求。

但对验证团队来说，可能需要同时观察八块 SSD 在不同工况下的表现。

例如，一块 SSD 持续运行高强度读写任务，另一块正在进行上电初始化，第三块经历异常掉电，其他盘位继续保持正常负载。

这时候，盘柜能够提供比一堆零散线缆更容易管理的实验环境。

现场介绍的 Serial Cables Gen6 HYDRA 八盘位平台，采用模块化盘位结构，支持独立盘位供电控制、风扇管理和相关自动化接口。

结合适当的插板和测试模块，还可以扩展电源测量、边带（sideband)信号监控及故障注入能力。

不过，必须分清哪些属于盘柜的基础功能，哪些需要选配模块。

八个独立盘位，并不意味着八个盘位默认都配备完整的高速 Lane 故障注入和高精度电源分析功能。

这为测试系统的分阶段建设留下了空间：先解决批量连接和基本上电管理，再根据测试要求增加测量和故障注入能力。

七、从普通热插拔，走向可控制、可重复的故障测试

上午后半段的讨论，开始触及企业级 SSD 测试中比较容易被忽视的一环：热插拔。

很多人理解的热插拔，就是设备运行时把 SSD 拔出来，再重新插进去，看系统能否恢复。

但对于研发验证，这个方法有两个明显问题。

首先，人工插拔的一致性很差。速度、角度、接触顺序和机械抖动，每次都不一样。

其次，PCIe SSD 连接器中的电源、存在检测、复位、时钟和高速数据连接，并不是完全等价的信号。

真实插拔过程中，不同引脚可能在不同时刻建立或断开接触，还可能出现短时间的接触抖动。

这也是为什么现场花了较多时间介绍 Breaker（对于企业级 SSD 测试来讲也叫 hotplug module 或者 hotswap module）。

这里的 Breaker 不是电力系统中的断路器，而是用于模拟连接断开、信号异常和热插拔过程的测试模块。

它可以通过软件控制部分电源、边带（sideband)信号以及指定高速数据 Lane 的连接状态，从而实现可重复的测试条件。

例如：

SSD 持续读写过程中，模拟存在检测信号异常；

链路已经建立后，短时间断开指定 Lane；

设备上电过程中，改变复位与电源信号的先后关系；

制造特定持续时间的信号中断，观察链路是否恢复。

这样测试的重点，就不再是“拔一下有没有掉盘”，而是：

故障是在什么时间发生的？持续多久？SSD 和主机分别做了什么？最终是否正确恢复？

这为下午的故障注入和电源测试演示埋下了伏笔。

第二部分：下午的讨论——让故障能够被制造、观察和复现

八、回到高速信号本身：掉盘不一定是 SSD 的问题

下午的交流从信号完整性切入。

当 PCIe 从 Gen4 发展到 Gen5，再到使用 PAM4 信号的 Gen6 时，完整通道中的插入损耗、反射、串扰和其他信号劣化因素更加值得关注。

讨论中提到了过去某些 U.2 连接环境中的掉盘和稳定性问题。

但这些现场案例没有给出完整的测试平台、样本量、通道损耗和错误统计，因此不宜直接推导出某个接口存在普遍性的高故障率。

更有参考价值的，是其中的排查方法。

当一块 SSD 在某台服务器中频繁掉盘时，问题可能出现在完整链路的任何一个环节：

CPU / Root Complex
       │
主板 PCB 走线
       │
MCIO 或其他连接器
       │
高速MCIO线缆
       │
背板 / 转接板
       │
SSD 连接器 U.2 / EDSFF
       │
SSD 控制器 PHY

某个连接器单独测量时表现正常，不代表多个连接器、线缆和 PCB 走线串接之后，整个通道仍有足够裕量。

反过来，SSD 在某个系统中出现链路降速，也不一定说明 SSD 控制器不合格。

工程师需要结合实际链路速率、Lane Width、误码表现、训练日志及可能的协议分析结果，逐步缩小问题范围。

在 Gen6 环境下，还要考虑 FLIT、FEC 和 CRC 机制。

PCIe 6.0 引入 PAM4，配合前向纠错及重传机制，在提高传输速率的同时改善系统鲁棒性。

因此，测试不能简单地把“出现过被 FEC 纠正的错误”与“系统已经发生不可恢复的故障”画等号。更重要的是根据规范和测试目标，观察错误率、重传、恢复过程以及对性能和数据完整性的影响。

九、为什么 Breaker 要区分不同 Lane 控制能力？

下午随后的演示，把 Breaker 的功能讲得更具体。

对于 Gen6 x4 SSD，测试人员未必每次都需要控制全部四条数据 Lane。

有的测试只需要控制电源、时钟或边带（sideband)信号；

有的测试只想短时间扰动 Lane 0；

还有的测试需要分别控制全部四条 Lane，以研究链路降宽、异常断连或恢复行为。

所以，Breaker 存在不同的功能配置。

例如，PCIe Gen6某些Breaker产品以 -0、-1、-4 等后缀区分受控高速 Lane 数量或范围，但具体支持的电源、时钟、边带（sideband)和数据通道，必须按对应型号的正式资料确认。

这里容易出现另一个概念混淆：

PCIe Switch 芯片与 Breaker 内部用于控制物理信号的开关，是两类完全不同的设备。

PCIe Switch 承担 PCIe 拓扑扩展、数据包转发和端口管理等任务。

Breaker 则主要作用于真实物理连接和信号状态，为异常场景提供可控的测试手段。

两者不是替代关系。

实际上，很多测试环境会同时使用它们：Switch 负责连接多块 SSD，而 Breaker 负责对某条 SSD 链路施加特定故障。

十、热插拔测试最重要的是“时间”

在具体演示中，工作人员通过控制软件配置不同信号的断开、恢复和短脉冲操作。

这类测试最有价值的参数之一，就是时间。

例如，复位信号提前还是延后？

电源电压开始下降后，过多长时间 SSD 实际失去供电？

在数据 Lane 被短暂断开之后，PCIe 链路会如何响应？

故障持续几十微秒、几毫秒和几百毫秒，结果会不会不同？

这些都不能依赖人工操作获得稳定、可重复的结果。

利用可编程测试模块，可以把信号动作组织成明确的时序，并通过触发输入、触发输出或时间戳，将测试模块与其他测量工具联系起来。

对于某些间歇性故障，这一点尤其重要。

现场还有一个值得延伸的测试思路：不要只在 SSD 空闲时做故障注入，而要在真实工作负载下测试。

例如，让 SSD 持续执行读写操作，再触发电源中断或链路异常，同时观察主机日志、NVMe 错误信息和链路恢复情况。

测试通过与否，不能只看设备最后能否再次被识别，还需要结合业务目标确认：

设备是否发生非预期重置；

未完成命令如何处理；

是否存在数据错误；

主机是否需要人工干预；

是否影响同一系统中的其他 SSD；

恢复过程是否符合相关规范与设计要求。

这些问题，才更接近企业级 SSD 在真实服务器中的可靠性挑战。

十一、PAM 和 PPM：一个负责观察，一个负责施加电源变化

下午中段，交流重点转向电源测试。

现场反复出现两个缩写：

PAM：Power Analysis Module，电源分析模块。

PPM：Programmable Power Module，可编程电源模块。

二者经常同时出现在测试方案中，但承担的角色并不一样。

PAM 主要关注设备实际经历了什么。

它通过匹配的测试治具或测量接口，采集 SSD 供电轨上的电压、电流及功耗变化，并可结合支持的边带（sideband)信号记录，帮助工程师建立不同事件之间的时间关系。

例如，SSD 从初始化进入高负载时，电流如何变化？

执行读写任务时，功耗峰值出现在什么位置？

设备准备进入低功耗状态时，CLKREQ#等相关信号和实际电流变化是否一致？

如果系统发生掉盘，究竟是先出现电压异常，还是先出现链路问题？

PAM 更像是帮助工程师观察 SSD 电源行为的一双眼睛。

现场也有工程师问到有没有办法可以测量Gen6 SSD打开外壳后的PCB板上的两个点间的电流，Quarch PAM也可以，只要工程师使用分流电阻将电流引出到PAM的Shunt PAM治具即可，参考下图。

PPM 则用于主动创造不同的供电条件。

通过适当的电源注入治具，它可以将可编程供电引入 SSD 测试路径，在设备允许的测试范围内执行电压拉偏、上电斜率变化、短时跌落或者断电等测试。

例如：

一块 SSD 在正常 12V 供电下运行稳定，并不意味着它在规定允许的电压变化范围内始终稳定。

同样，如果需要验证 SSD 面对突然掉电时的处理机制，就不能只做一次普通关机，而应设计明确的电源中断时序和负载条件。

因此，可以用一句比较直观的话理解：

PAM 帮助找到电源变化与设备行为之间的关系；PPM 帮助工程师主动制造不同的电源条件。

需要注意的是，PPM 能否输出某个波形、具有什么时间分辨率、允许多少电流，以及 PAM 能测量哪些供电轨，均取决于具体型号和治具，不应把某一款设备的指标套用到全部产品。

十二、为什么电源测量最好和边带（sideband)信号放在同一条时间轴上？

这是下午交流中一个非常值得工程师重视的细节。

传统的 SSD 功耗测试，可能只给出待机功耗、顺序读写功耗或者某段时间内的平均值。

这些数据有意义，但如果目标是排查异常，它们往往还不够。

举个例子。

某块 SSD 在启动时偶尔无法被系统识别。如果工程师只看到一条电流曲线，就很难知道问题究竟发生在哪个步骤。

但如果把电压、电流、PERST#、CLKREQ#以及其他可采集的边带（sideband)信号放在相同时间参考下，就有机会看清更完整的过程。

例如：

电源建立之后，SSD 电流开始上升；

随后复位释放；

设备进入初始化；

主机开始进行链路训练；

某个时刻出现电源跌落或者状态异常。

如果这些事件之间的先后顺序能够被记录下来，工程师就可以把问题从“偶尔启动失败”，逐步缩小到某个相对明确的时间窗口。

对低功耗测试也是一样。

PCIe 6.0 包含 L0p 等低功耗相关机制。判断功耗优化是否有效，不仅需要关注协议和状态，还应关注系统实际测得的电流、功耗以及转换过程。

但 L0p 状态、CLKREQ#行为和整机功耗之间，不能脱离实际平台设计简单建立固定的一一对应关系；仍需结合所测设备支持的功能与时序进行解释。

十三、一次偶发故障，如何变成可以重复执行的测试用例？

很多企业级 SSD 团队都经历过类似情况：

某位工程师发现一块盘偶尔掉线，重启系统后又一切正常；换个人、换个时间，问题就无法复现。

这类故障最难的，并不是发现它，而是让它稳定地再次发生。

下午介绍的自动化能力，正是围绕这个问题展开的。

通过测试软件、命令接口及 Python 脚本，工程师可以把多个操作编排成连续流程。

例如：

启动 SSD 读写负载；

等待系统进入某个运行状态；

触发指定供电轨的短时间电压变化；

同步记录相关测量数据；

检查 SSD 是否掉盘、链路是否恢复；

保存系统日志和测试结果；

按相同条件重复执行。

这样可以把一次依赖人工操作的现象，转变成具有可追溯条件的测试用例。

更进一步，还可以逐次调整某个参数，例如故障持续时间或者电压变化幅度，寻找问题发生的边界。

不过，记录和重放也有实际限制。

测试仪器的采样率越高、通道越多、记录时间越长，产生的数据量可能越大。自动化平台需要提前设计触发窗口、缓存、文件保存和异常停止机制。

否则，测试还没有结束，数据文件已经耗尽了存储空间，反而会影响实验。

这里真正重要的，是把测试激励、测量结果和主机端日志关联起来。

只有这样，故障复现才有工程价值。

十四、回到八盘位盘柜：并不是所有盘位都需要配置最昂贵的模块

在讲解完 Breaker、PAM 和 PPM 之后，讨论又回到了上午的八盘位 EDSFF 盘柜。

此时，盘柜不再只是一个用于连接多块 SSD 的机械设备，而是可以根据需求进行模块化配置的测试平台。

例如，一家正在开发 Gen6 SSD 控制器的公司，可能有八块工程样盘需要同时运行。

其中六块盘主要用于常规固件回归、读写稳定性或兼容性测试。

另外两块盘则需要重点观察电源行为、执行异常插拔或故障注入，配置Quarch公司特别给SerialCables公司定制开发的带Breaker(热插拔、故障注入）+PAM(功耗分析和sideband信号监控和回溯分析，特别适用于上电时序、下电时序导致SSD异常的记录和分析）Paddle Card即可。

在这种情况下，没有必要默认给全部八个盘位配置完全相同的高阶测试能力，根据需要配置上述Quarch Paddle Card一张或者几张即可实现该8盘位盘柜具备了主动测试和被动分析功能。

更合理的思路，是先定义各个盘位的职责，再决定需要哪些插板和测量模块。

这也体现了 HYDRA 这类模块化盘柜的价值：在基本连接与供电控制之外，能够结合适配模块逐步增加专门的测试功能。

但是，测试能力与基础盘柜本身要分开理解。比如需要独立 Lane 控制的项目，应核实对应 Breaker 插板；需要电源波形注入的项目，则要检查 PPM 和相应的注入治具。

采购时，不应该仅凭“支持 Gen6、支持八盘位、支持自动化”几个描述，就认定全部测试功能已经包含在基本配置中。

十五、只测一块 SSD 时，单盘位综合测试Gen6 SSD硬盘盒可能更合适

下午还介绍了一类与八盘位盘柜不同的设备：集成式单盘位桌面测试硬盘盒。

其中讨论到 Quarch 的 Aon Desktop Drive Enclosure。

它的设计思路，与8盘位 盘柜（Enclosure，也叫JBOF） 并不完全相同。

八盘位系统强调并发连接、批量测试和扩展能力。

单盘位综合测试硬盘盒则更侧重围绕一块被测 SSD，集成所需的连接、信号控制和测量功能。

按照厂商公开资料，Aon 系列将 Breaker 类控制、电源分析和相关接口集成在一个桌面设备中，并可结合外部 PPM 开展电源注入测试。

这种方案适合 SSD 开发初期的功能调试、复杂问题定位以及反复修改测试条件的场景。

因为只围绕一块 SSD 工作，工程师不需要维护过多盘位和线缆，接线和操作通常也更集中。

所以，单盘位与八盘位并不是简单的高低档关系。

如果主要任务是追踪一块样盘的异常，单盘位平台可能更加合适；如果主要任务是批量回归和多盘并发，八盘位系统通常更有价值。

十六、Switch 还有另一层价值：管理和观察 PCIe 拓扑

交流进入后半段后，Switch 又成为讨论重点。

上午大家主要关心的是：怎样通过 Switch 连接多块 Gen6 SSD？

下午的问题则更深入：已经接入 Switch 之后，可以通过什么方式观察各端口的状态？

以支持相关管理接口的 Switch 板卡为例，工程师可以通过设备管理通道查看端口配置、部分链路状态、温度或者其他运行信息。

在操作系统侧，则可以使用 lspci、配置空间读取等标准方法，查看能够公开访问的 PCIe 信息。

但要注意，标准 PCIe 配置空间与 Switch 厂商内部调试功能不是同一回事。

一些更底层的链路训练记录、内部状态跟踪或者高级错误诊断功能，可能需要指定固件、专用软件、技术支持或者相应的访问授权。

并不是购买了任意一张 Switch 卡，就必然能够读取芯片内部全部调试信息。

对于 Gen6 研发，这类能力尤其值得关注。

因为某些链路问题可能发生在 SSD 枚举完成之前，甚至在操作系统启动之前。

如果只能等系统启动之后才读取设备信息，那么最关键的故障过程可能已经错过。

这也是为什么复杂的 PCIe 问题往往需要把 Switch 管理功能与协议分析仪、示波器或其他触发测量设备结合使用。

十七、双端口 SSD：一块盘不等于两个独立容量的盘

下午另一个容易产生误解的话题，是 Dual-Port SSD。

一些企业级 NVMe SSD 能够提供两个独立访问端口，供不同主机或不同访问路径使用，以增强存储系统的可用性。

现场讨论了在特定 SSD 及接口配置下，将相关 Lane 资源分配为两个 x2 端口的方案。

这里的关键不是“两根线同时插上就变成双端口”，而是 SSD 控制器、硬件引脚、固件配置和主机系统都必须支持相应模式。

特别是从 NVMe 角度看，Port、Controller 和 Namespace 是不同概念。

同一块双端口 SSD 可以通过不同控制器路径访问共享 Namespace。操作系统中看到多条路径，并不表示 SSD 突然拥有两份彼此独立的物理容量。

是否支持共享 Namespace、主机多路径管理及双主机访问，必须依据具体 SSD 和系统架构确认。

因此，双端口测试除了验证两条链路分别能否建立，还应考虑路径切换、故障隔离、命名空间可见性和数据一致性等问题。

在布线方面，还要继续确认 Lane 映射、时钟架构和相关边带（sideband)信号定义。

现场提到的 Common Clock、SRIS 等时钟模式，也并非简单的软件开关；它们涉及系统时钟拓扑及设备实际支持能力，测试时需要使用对应的硬件条件。

十八、数据链路正常，不等于整套 SSD 系统已经通过验证

在讨论后期，可以明显感受到，问题已经从“怎么把 SSD 连起来”逐渐转向“怎么判断测试结果是否可靠”。

对于一块 Gen6 SSD，至少存在几个不同层次。

首先是物理连接和链路训练。

包括能否完成训练、最终协商到什么速率与宽度、信号完整性是否具有足够裕量。

其次是 PCIe 协议和 NVMe 功能。

包括枚举、配置空间访问、命令执行、错误报告、复位和恢复。

再往后是性能及并发行为。

包括实际吞吐量、IOPS、延迟、不同 Queue Depth 下的表现以及多 SSD 共享上行链路时的瓶颈。

最后还有可靠性与异常处理。

例如突然掉电、供电波动、链路中断、热插拔、故障恢复及多路径切换。

这几个层次互相关联，却不能相互替代。

一台 SSD 在 lspci 中显示 Gen6 x4，不能证明它已经完成物理层、电气和协议一致性测试。

运行 fio 获得很好的性能，也不能证明它面对异常掉电时一定能够满足数据保护要求。

同样，Breaker 可以模拟某些物理连接异常，但并不能因此替代对 PCIe TLP、DLLP、FLIT 及 LTSSM 行为进行深入观察的协议分析仪。

真正完整的验证环境，往往需要多种工具配合，而不是寻找一台能够替代所有测试设备的仪器。

第三部分：讨论收尾——根据开发阶段选择测试方案

十九、三种可行的 Gen6 SSD 测试环境

上午和下午的讨论最终可以归纳为三条主要建设路线。

方案一：Gen5 PC/工作站/服务器 ＋Gen6 Switch＋MCIO/EDSFF 转接线缆

这是硬件连接最直接的一种方案。

采用一台拥有兼容 PCIe 插槽的 PC 或工作站，安装 Gen6 Switch 扩展卡，然后通过适当的 MCIO 线缆和 SSD 转接板建立下游 Gen6 链路。

如果使用开放式转接板，还需要解决独立供电问题。

这种方式适合研发初期的功能联调、协议开发以及单盘或少量 SSD 测试。

主要优点是连接方式相对灵活，可以根据设备形态更换转接板。

需要重点处理的则是裸露连接、线缆方向、独立电源、信号完整性以及自动化能力不足等问题。

方案二：Gen5 PC/工作站/服务器 ＋Gen6 Switch＋ 八盘位 EDSFF 盘柜

第二种路线，在 Switch 之后加入多盘位 JBOF 盘柜。

它的优势在于统一供电、集中布线、盘位管理和多 SSD 并发测试。

如果需要，还可以在部分盘位增加 Breaker 或电源分析模块。

它比较适合进入 SSD 工程样机验证、固件回归和系统兼容性测试阶段的团队。

但要记住，多块 Gen6 SSD 通过同一个 Switch 连接主机时，仍可能受到共享上行链路的带宽限制。特别是在上游只协商为 Gen5 x8 的情况下，不应把这种环境用于证明八块 SSD 能够同时达到各自的 Gen6 峰值性能。

方案三：Gen5 PC/工作站/服务器 ＋Gen6 Switch＋Quarch 单盘位综合测试磁盘盒 

第三种方案侧重精细调试。

对于仍在开发中的单块 SSD，可以采用带有故障注入和测量能力的桌面平台，根据需要配置可编程电源模块或其他外部测试仪器。

这种方式更适合专门研究某一种故障。

例如，某块 SSD 只有在特定电压跌落、复位顺序或者数据 Lane 短暂中断的条件下才会出现异常。

与其让它在八盘位系统中运行大量无针对性的测试，不如先围绕一块盘把故障条件摸清楚。

等问题修复之后，再将测试用例纳入批量回归环境。

二十、到了最终产品验证阶段，原生 Gen6 主机仍然不可缺少

以上三种方案能够帮助研发团队提前开展许多工作，但它们并不能完全替代原生 PCIe 6.0 服务器。

原因很简单。

Gen5 主机加 Gen6 Switch 测试的是一套特定的交换拓扑。

而 SSD 最终部署时，可能直接连接原生 Gen6 Root Complex，也可能经过不同型号的 Switch、Retimer、线缆和背板。

不同系统的链路训练、时钟架构、信号裕量、错误处理以及 BIOS 和操作系统行为，都可能存在差异。

因此，到了产品定型、客户兼容性验证和正式一致性测试阶段，仍需要在目标主机平台及规定环境下完成相应验证。

Switch 测试环境的价值在于提前开发、尽早发现问题、降低等待平台的时间成本，而不是宣称它能够取代所有原生系统测试。

结语：Gen6 SSD 测试，真正要解决的不是“插得上”，而是“查得清”

回看这场从上午持续到下午的技术交流，讨论的起点非常简单：如何让一台 PC 连接八块 Gen6 企业级 SSD？

但沿着这个问题往下追，最终涉及了 EDSFF 接口、PCIe Switch、MCIO 分支、真实协商速率、信号完整性、物理热插拔、电源测量、故障注入、自动化和双端口管理。

这实际上反映了企业级 SSD 验证方法的变化。

过去，很多测试以设备是否能够识别、读写性能是否达到目标为核心。

到了 PCIe 6.0 阶段，仅仅证明 SSD 能够跑到 64 GT/s 还不够。研发团队还需要理解高速链路在不同拓扑中的行为，以及设备在异常连接和异常供电条件下的反应。

一个比较成熟的验证体系，应该逐渐具备这样的能力：

让问题能够被触发，让异常过程能够被记录，让同样的故障能够再次发生，并且能根据证据逐步找到原因。

对于正从 PCIe Gen5 向 Gen6 过渡的 SSD 团队，最实用的做法也许不是一次性购齐所有设备，而是先确认当前处于哪个研发阶段，再把有限的预算用在最关键的验证能力上。

控制器刚开始联调时，重点可能是建立链路和完成基本功能。

进入 SSD 样机阶段，重点可能是稳定性、热插拔与电源行为。

到了批量验证和系统集成阶段，多盘位、自动化、不同 Host 拓扑与长期压力测试的重要性才会进一步上升。

测试环境不必从第一天就做到最大，但每增加一项工具，都应该对应一个明确的问题，以及能够验证的结果。

这或许正是这场三个多小时技术交流最值得带走的经验。

资料说明

本文依据 2026 年 11 月 10 日（周二）上午、下午总计 4 个多小时的 PCIe 6.0 SSD 测试技术交流内容整理。文中涉及的 PCIe 规格、EDSFF 定义、U.2 规范、服务器产品进展及部分测试设备功能，结合 PCI-SIG、SNIA、NVM Express、AMD、Serial Cables 和 Quarch 公开资料进行了核对。

现场演示、工程经验与厂商公开规格不完全等同。涉及具体产品的实际兼容性、测量精度、选配功能及测试结果，应以对应型号的正式技术文件和实测记录为准。本文旨在讨论工程测试方法，不构成产品性能保证。

主要参考资料： PCI-SIG《PCI Express 6.0 Specification》及 SFF 连接器规范；NVM Express Base Specification；AMD EPYC 9006 产品资料及 2026 年第三季度业绩说明；Serial Cables Gen6 HYDRA 产品资料；Quarch Gen6 Breaker、Aon Desktop Drive Enclosure、PAM 及 PPM 技术资料。

延申阅读

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