我们发现，笔记本电脑的Windows操作系统在从U盘到M.2 NVMe SSD拷贝一个文件的过程中，如果使用SerialTek PCIe协议分析仪（serialtek PCIe/NVMe Analyzer）来抓取数据，发现CPU连接M.2 SSD的PCIe链路有时候仍然会出现进、出低功耗L1.2的情况，这个正常吗？参见下图的右半部分，你可以看到开始拷贝的时候CLKREQ拉低出L1.2低功耗了，但是好像右边在拷贝过程中又偶尔拉高、拉低几次。其实呢，这个现象 在 Windows 10 下用 PCIe/NVMe 协议分析仪观察到的“拷贝过程中链接仍然频繁进入/退出 L1.2 并伴随不平滑带宽”是合理且常见的行为，并且它确实可能对带宽表现造成一定影响。今天我们从从底层机制、Windows ASPM 管理、链路功耗/时延和文件拷贝模式几个角度解释一下这个现象。一、PCIE L1.2 在数据传输中并非一定保持 L0 正常传输虽然你在拷贝文件的时候总体是在高速写入 NVMe SSD，链路上并不是每一时刻都有连续不断的数据包（TLP）在传输。 在 NVMe write 模式下，尤其跨 U 盘到 NVMe SSD：主机会生成一批写命令（NVMe Write TLP）写入 SSDSSD 会 ACK / 写入控制器内部缓存SSD 再发送写完成消息这样的写入模式在带宽上通常是 insburst（突发写） + idle（短暂空闲），并不是严格的连续 3.5 GB/s 带宽输出（PCIe 3.0 ×4 的理论值）。因为这种突发 idle 模式：链接会认为当前没有数据通信 → 有条件进入 ASPM 低功耗状态（比如 L1.2） 二、什么情况下 Link 会进入 L1.2？PCIe ASPM 工作机制定义是：当链路在一定时间内没有数据传输时 操作系统或者 BIOS/固件允许 链路进入低功耗状态以节省电能（ASPM）。 这就是为什么在 idle 间隔时你看到的 L1.2 entry/exit 跳动。在 L1.2 状态下：引脚 CLKREQ# 由双方（CPU 或 SSD）确认是否进入低功耗 链路的 PLL、TX/RX 均关闭 退出低功耗必须重新恢复 REFCLK / PLL  → 需要时间（exit latency）  三、L1.2 的进入/退出 delay 本身就会影响带宽当你频繁出现 L1.2 进/出时：性能会有这种“间歇式（bursty）看起来不平滑”带宽现象原因包括：进入 L1.2 状态之类需要时间 退出 L1.2（即重新拉回 REFCLK, PLL lock, PHY 复位）也需要时间 CPU 与 SSD 的 NVMe write 带宽有突发 + 空闲模式 → link idle 时间被认为可以省电 → 触发 L1.2这些都会导致：➡ 链路整体 即使在文件拷贝中，也可能经历多个短暂 L1.2 进入/退出循环所以你看到的：拷贝过程中 PCIe link 不断 L1.2 进/出并非不正常，而是因为 ASPM 的 aggressive low-power 探测机制在工作。 四、为什么 Windows 下更容易看到这种行为？Windows 的 NVMe 与 PCIe 管理逻辑是：由 OS 驱动（StorNVMe）和平台电源策略控制 PCIe ASPM 默认电源策略可能是 “更省电而不是更高性能” Windows 上 NVMe 驱动会在 idle 情况下主动允许 ASPM 进入更深省电状态 ASPM 选项可以在 BIOS 或 OS power plan 里禁用/调高例如，我们在一些网上用户讨论中也可以看到：如果 BIOS/系统配置为 “Auto” 或 “Enable ASPM” 系统在 link idle 时会进入 L1/L1.2 这会导致性能看起来较低且间歇性。 这意味着：Windows 电源管理会把 PCIe link 在负载不饱和时误判为“可以节电”，从而频繁触发低功耗。 五、NVMe USB 到 SSD 这种拷贝模式行为本质从文件拷贝本身来看：① 数据并不是连续输入到 NVMe 的文件来自 U 盘：USB → 主机缓存 → NVMe Write TLP这种模式往往是：一批数据写入 → 短暂 idle → 再来一批这个 idle 若超过 ASPM 进入阈值：➡ 会触发 L1.2② 并非驱动层续写模式完全保持链路活跃如果 PC/OS 对链路 activity threshold 比较敏感：➡ 在很多短 idle 结束前链路认为“可以省电”从而你在SerialTek PCIe Analyzer 上看到的 L1.2 进入/退出就是这个过程。 六、为什么你会看到这种现象现象原因拷贝过程中链路仍进入/退出 L1.2Windows 的电源管理与 ASPM 门槛使链接认为有 idle 可省电带宽看起来“一顿一顿”链路在 bursts 与 idle 之间切换，同时伴随 L1.2 exit latency有时性能低于理论值L1.2 exit latency 增加了 effective transfer gap即使在活跃写入中也会触发省电因为每个 burst 之后链路在短时间零 activity 时判定可省电 七、解决思路（如果你追求更平稳性能）笔记本默认PCIe都是L1.2低功耗的，但是从用户 & 系统配置角度可尝试：在 BIOS 中把 ASPM 设置调整为 Disabled 或更保守（不使用 L1.2）在 Windows 电源策略里把 PCIe Link State Power Management 设置为 Off 或 Moderate（而非 Maximum Power Saving）避免 chipset/slot ASPM 决策导致的 aggressive low-power 八、小结你看到 NVMe SSD 在大文件拷贝中多次进入/退出 L1.2 → 是 Windows + BIOS + ASPM 逻辑正常运行的产物这种行为不代表错误 → 只是链路断续 idle 被误判为“省电时机”这会导致带宽看起来不连续、间歇性不平滑 → 因为链路 exit latency + frequent state transitions这种机制在移动平台和笔记本上是普遍开启的，目的是节省功耗而不是优化连续传输带宽。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

最近正好有用户希望借测一下我们的国产Gen5 retimer卡，今天上午有时间做了一个简短的高清视频，供大家参考。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面是基于视频整理出的文字总结，没有时间看视频的可以直接参考。 PCIe Gen5/Gen6 NVMe SSD 测试环境搭建与链路验证实操解析 一、视频内容整体概览 本视频围绕 PCIe Gen5 / Gen6 NVMe SSD 的测试环境搭建 展开，结合转接卡（AIC）、Retimer、协议分析工具，对实际工程中常见的信号质量问题、链路稳定性验证方法以及基本的软件侧检查流程进行了演示与说明。 重点不在于“跑性能”，而在于如何构建一个尽量可控、可复现、对信号质量友好的测试环境，这对于做 PCIe / NVMe 验证、调试和协议分析尤为关键。 二、测试硬件环境组成 1. NVMe SSD 与接口形态 视频中主要使用的是： U.2 接口 NVMe SSD（PCIe Gen5 x4） 同时提及了： M.2 NVMe SSD EDSFF（如 E1.S / E3.S）形态的 SSD 这些 SSD 本质上都是 PCIe Endpoint，区别主要在于： 机械结构 供电能力 散热方式 所支持的最大速率与功耗等级 2. 转接卡（Adapter / AIC）的作用 视频中反复强调了转接卡质量的重要性，并展示了多种常见方案： （1）U.2 → AIC 转接卡 将 U.2 SSD 转为标准 PCIe 插卡形式 插入主板 PCIe 插槽进行测试 对信号完整性要求较高 （2）M.2 → AIC 转接卡 方便在服务器或分析平台上测试 M.2 SSD 需特别注意： PCB 走线长度 阻抗控制 固定方式对信号的影响 （3）EDSFF → PCIe AIC（Gen6 示例） 视频中展示了 Gen6 级别的转接卡 特点包括： x8 金手指 支持更高速率 板上带主动散热风扇（Gen6 下非常常见） 关键结论： 在 Gen5 / Gen6 速率下，转接卡已经不再是“无关紧要的配件”，而是信号链路的一部分。 三、为什么在 Gen5 / Gen6 环境中容易出现问题？ 1. 主板与服务器平台的客观限制 视频中明确指出一个工程现实问题： 并非所有服务器 / 主板的 PCIe 插槽： 都为 Gen5 / Gen6 设计 PCB 走线质量存在差异 即便插槽“标称支持 Gen5”， 实际信号裕量可能并不充足 这会导致： Link training 失败 降速（Gen5 → Gen4） 间歇性错误 协议分析结果不稳定 2. 环境变量对测试结果的影响 如果测试环境本身不可控： 转接卡质量参差不齐 插槽信号条件不理想 线缆、连接器引入额外损耗 那么： 你看到的“问题”，可能并不是 SSD、Retimer 或控制器本身的问题。 四、Retimer 的引入目的与使用场景 1. 为什么要加 Retimer？ 视频给出了非常工程化的解释： 当链路过长 插槽信号质量不足 转接卡不可避免 可以通过 Retimer 来： 重定时（re-clock）高速信号 重新打开眼图 提供更大的信号裕量 2. Retimer 在测试环境中的定位 在该演示环境中： Retimer + 转接卡 再连接到主板 PCIe 插槽 其目的不是“必须使用 Retimer”，而是： 验证在更复杂链路条件下系统是否仍能稳定工作 为未来更极端场景（长距离、背板、多级互连）做准备 五、软件侧验证流程（非常关键） 视频中演示了一个非常典型、但经常被忽略的步骤顺序。 1. 进入系统并切换到 root su 确保后续命令具备完整权限。 2. 使用 lspci 查找 NVMe 设备 lspci 示例结果中： 成功发现设备：01:00.0 说明： 枚举正常 B:D.F 分配完成 基础链路建立成功 3. 查看详细链路状态 lspci -vvv -s 01:00.0 重点关注： Link Speed：是否为 Gen5 Link Width：是否为 x4 Error 状态：是否有 AER、Correctable / Uncorrectable Error 视频中展示的结果是： Gen5 x4 无错误报告 链路状态“非常干净” 六、从工程角度总结的几个关键信息 1. 转接卡不是“配角” 在 Gen5 / Gen6 时代： 转接卡 ≈ 信号链路的一部分 质量直接影响测试结论 2. 测试环境要“去变量” 如果目标是： 验证 SSD 验证 Retimer 做协议分析 那么： 首先要确保环境本身足够可靠 3. 软件检查是第一道门槛 在进行任何： 性能测试 协议抓取 低功耗分析 之前，必须确认： 枚举正常 速率、宽度正确 无隐性错误 七、这类环境通常适用于哪些场景？ NVMe SSD： 功能验证 低功耗（L1 / L1.2）分析 PCIe Retimer / Redriver 验证 PCIe 协议分析（Gen5 / Gen6） 主板 / 插槽信号质量评估 新接口形态（EDSFF）前期验证 八、总结一句话 这不是一段“跑分演示”，而是一套面向工程验证的 PCIe Gen5/Gen6 NVMe 测试方法论：先把环境搭对，再谈设备对不对。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们今天简单讲讲一下PCIe 链路的L1低功耗状态，包括L1.0, L1.1， L1.2，讲解一下当初为什么引入这些，在PCIe哪个代际引入的？以及这三者的主要区别包括功耗状态。我们这个公众号的很多人都是从事SSD开发/验证/测试的，那么我们经常听说的L1.2低功耗目前的应用主要是NVMe SSD吗？还包括其它一些我们常见的消费类的应用场景吗？最后，我们也会从底层物理层和协议层角度简单讲解一下，一个NVMe SSD如何和CPU之间没有流量交互的情况下，是如何一步一步地进入低功耗，然后如果CPU和SSD在需要沟通的情况下，包括CPU主动发起、以及SSD主动需要发起沟通两种情况下，一步一步地如何退出低功耗的。后面，我们看有时间的话，将专门拍摄几个笔记本电脑下面PCIe M.2 SSD典型的进、出低功耗L1.2的视频，这样大家可以有非常直观针对该概念和技术的理解。同时，我们也打算拍个视频，看一下一颗M.2 SSD在Windows 10/11的L1.2低功耗下面，跟在Linux下面（没有低功耗，或者陷入L0s下面）在读写数据时候内核的差别以及效率对比。这些都将大大加深各位对于低功耗、非低功耗、OS内核针对SSD的传输有效性的理解。针对下面我们今天涉及的内容，先上一张图。后续我们将通过视频讲解通过SerialTek PCIe协议分析仪抓取的真实L1.2的流量进行讲解。1) L1 低功耗家族：L1.0 / L1.1 / L1.2 到底是什么L1.0（通常就叫 L1）定位：ASPM（Active State Power Management）里的“深一点”的低功耗状态（比 L0s 深）。核心动作：链路进入 Electrical Idle（电气空闲），不再传输高速信号；但参考时钟/PLL 不一定关闭（是否关闭取决于后续的 Clock Power Management / L1 Substates 能力与平台策略）。代价：退出到 L0 需要一定时间（L1 Exit Latency）。PCI-SIG FAQ 也强调：Link Capabilities 里报的 L1 Exit Latency 是 L1/L1.0→L0 的延迟，不包含 L1.1/L1.2 额外延迟。L1.1 / L1.2（统称 L1 Substates）定位：对 L1 的进一步细分（更省电，但通常更慢）。来源：L1 Substates 是 PCI-SIG 通过 ECN （engineering change notice）引入的增强；业内也明确提到新增 “pseudo sub-states” L1.1 与 L1.2，用于关闭 PHY 里更多模拟电路。关键外部信号：大量平台用 CLKREQ#（Clock Request）来实现参考时钟的请求/撤销；很多资料直接把 L1.2 的退出时序描述为“CLKREQ# 触发 → REFCLK 恢复”。REFCLK 概念不清楚的话可以参考Saniffer公众号之前发的文章：PCIe 里的 RefClk (Reference Clock) 到底是干什么的？以及PCIe 里的 RefClk (Reference Clock) 到底是干什么的（二）？2) 这三者为什么被引入？各自解决什么矛盾为什么要有 L1（L1.0）PCIe 链路在“无数据时”也会消耗动态功耗（SerDes、均衡、CDR、PLL 等）。L1 的初衷就是让链路在空闲期进入更低功耗，而不是一直保持全速模拟电路活跃（ASPM 的总体目标就是“链路越不活跃，功耗越低”）。为什么还要 L1.1 / L1.2L1.0 省电仍然不够（尤其移动/客户端、SSD 这类对毫瓦级差异敏感的设备）。L1 Substates 的目标是：让 PHY 里更多“吃电”的模拟模块可以关掉；在不完全断链的前提下，把“空闲功耗”进一步压下去。为什么 L1.2 特别重要L1.2 往往与 参考时钟可被移除（Refclk Off） 强绑定，因此功耗能下得更狠；但退出时延也更显著（具体值因平台而异，可能是几十 ms、也可能更长，测量方式常见就是“CLKREQ# → REFCLK valid”）。3) L1.0/L1.1/L1.2引入的“时间/代际”L1（L1.0）：属于 PCIe 早期 ASPM 定义的一部分（这个能在几乎所有 PCIe 代际里看到 L0s/L1 这种 ASPM 术语）。L1.1 / L1.2（L1 Substates）：通过 PCI-SIG 的 L1 Substates ECN 引入（后续被合入更高版本 base spec 的修订中）。小结：“L1.1/L1.2 属于 PCI-SIG 后续对 L1 的增强（L1 Substates），在 PC/移动平台与 NVMe SSD 时代被大规模启用”。4) 三者主要区别（功耗形态/退出代价）下面这张表抓住“工程上最关键的差异”：电气是否 Idle、PLL/Refclk 是否可关、退出路径复杂度。状态逻辑链路电气层Refclk/PLL典型特征退出到 L0L1.0Link 仍存在Electrical Idle通常保持（或可配合 CPM）“进入 L1 省电，但不一定关时钟”相对较快；Link Capabilities 报的 L1 Exit Latency 指的是 L1/L1.0→L0L1.1Link 仍存在Electrical Idle关更多 PHY 模拟电路，但一般保持一定偏置/共模比 L1.0 更省电，延迟更大需要更多恢复步骤（但通常比 L1.2 快）L1.2Link 仍存在Electrical Idle可到 Refclk Off / PLL off（依平台与能力）省电最狠，退出最慢；常由 CLKREQ#/Refclk 恢复触发测量先恢复时钟/PLL，再回到 L0（可能几十 ms 量级或更高） 注：不同厂商 SSD 白皮书里会给出“功耗 vs 延迟”的量级示例（比如把 L1.2 与其它状态做对比）。5) 这些链路低功耗只用在 NVMe SSD 吗？还有哪些场景NVMe SSD 的确是 L1.2 最典型、最常被讨论的应用（因为客户端 SSD 空闲时间长、功耗敏感）。但并不止于此：Wi-Fi/BT、以太网 NIC、USB/Thunderbolt 控制器、读卡器等外设控制器：很多 PCIe 外设都支持 L1.2（我们甚至能在一些以太网芯片 datasheet 里看到 “ASPM L1.2 Supported” 等表述）。移动/笔电平台的各类 PCIe 端点：只要是“长时间 idle、偶尔突发传输”的设备，都很适合深 L1。部分低功耗加速器/桥接芯片/嵌入式模块：同理。6) 从物理层 + 协议层视角：NVMe SSD 如何“无包交互”进入 L1.x先给一个关键前提（很容易被忽略）：6.1 “没有 packet 交互”并不等于“什么都不发生”进入 L1.x 往往是链路层/物理层的自动管理（ASPM）：当双方都判断“链路空闲、无待发数据、无未完成事务”，会触发进入低功耗。它不需要 OS 每次发指令，但需要：设备/Root Port 支持 ASPM/L1 Substates；BIOS/OS 把相应策略打开；满足进入条件（无 pending TLP/DLLP、队列空闲等）。6.2 典型进入路径（抽象成“步骤”）以下是我们经常在协议分析/平台调试（例如SerialTek PCIe协议分析仪）时最常用的“可观察步骤”（不同实现细节会略有差异，但逻辑一致）：进入 L1.0（L1）Traffic Idle：没有新的 TLP/DLLP，链路空闲ASPM 条件满足：双方允许进入 L1（策略/能力 OK）进入 Electrical Idle：Tx 进入电气 Idle，链路不再传高速符号LTSSM 显示到 L1（很多工具会显示 L1 或 L1 Idle）从 L1.0 进一步到 L1.1 / L1.2若启用 L1 Substates：PHY 继续关闭更多模拟模块若进入 L1.2 且平台允许 Refclk Off：参考时钟可能被移除；此时SerialTek PCIe协议分析仪往往会出现“时钟丢失/无法锁定”的现象（这与Saniffer之前写的文章和拍摄视频解释的 L1.2 trace 解码观察完全一致）7) “需要沟通时”如何退出：CPU 发起 vs SSD 发起这里最重要的一点是：退出低功耗需要“唤醒链路”，而唤醒链路通常先发生在物理层（恢复 Refclk/PLL/Tx），然后才回到能传 TLP 的 L0。7.1 CPU 主动发起（Host 想读/写 SSD）典型流程（尤其涉及 L1.2）：Host 侧产生事务需求（例如要发 NVMe SQ Doorbell 的 MMIO write，或要做一次 DMA 相关操作）触发 Exit：Host/Root Port 通过平台机制发起退出（常见就是把 CLKREQ# 拉到有效状态以请求时钟恢复）REFCLK 恢复：参考时钟恢复、PLL/CDR 重新锁定（这段时间就是我们测到的几十 ms 量级“黑洞期”之一，具体由平台/器件决定） 链路回到可传输状态：LTSSM 从 L1.x → Recovery（可能）→ L0Host 发送 TLP：包括 doorbell 的 MemWr、或其它 MMIO/配置访问等SSD 响应/开始 DMA：后续就进入正常数据通道7.2 SSD 主动发起（Device 需要“叫醒”Host）SSD 主动唤醒的常见原因：异步事件（AER/PME 等电源管理相关事件）需要上报状态变化（如温度、错误、热管理相关）设备内部需要恢复/通知典型流程：SSD 侧检测到需要唤醒链路/Host通过 CLKREQ#（或等效机制）请求时钟/退出 L1.2（很多资料明确：退出序列可由任一端发起，并使用 CLKREQ# 作为关键握手信号）REFCLK 恢复、链路回到 L0SSD 才能发出相应的 TLP/Message/中断（MSI/MSI-X）等，Host 侧接收处理直觉化总结：L1.2 像“把路灯/电闸也关了”，要先把电闸拉上（时钟/PLL 恢复），路上才能走车（TLP）。8) 做 NVMe / 主板调试时碰到L1.2低功耗最该盯的“验证点”配置空间能力位：Root Port 与 Endpoint 是否都宣称支持 ASPM L1 与 L1 SubstatesOS/BIOS 策略是否开启：很多平台默认会因兼容性把 ASPM 关掉CLKREQ# / REFCLK 行为：退出 L1.2 的关键证据（Quarch公司PAM - Power Analysis Module + SerialTek PCIe协议分析联动最有效）退出延迟：关注 L1.2→L0 的“额外延迟”，因为 PCI-SIG FAQ 说 Link Capabilities 的 L1 Exit Latency 不含这部分额外延迟业务是否导致频繁进出：例如系统轻载时出现频繁唤醒，会影响时延与体验（我们之前文章视频讲解 trace 里看到的“短周期唤醒”就是典型）更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

昨天针对PCIe 6.0 L0p的链路状态的文章发布后，有留言问：这跟L0s有啥区别？今天我们就来讲讲PCIe协议的L0s具体是做什么的？从PCIe哪一代引入的？这个和PCIe 6.0引入的L0p的区别在什么地方？引入L0s的初衷和目的是为什么？顺便承接昨天聊聊既然有L0s，为什么PCIe 6.0 还要引入L0p?一、什么是 L0s？它在做什么？L0s 是 PCIe 的一种 Active State Power Management（ASPM）省电状态。 它是 L0（全速、可以正常传输数据）状态的低功耗子状态。L0s 中的 “s” 是什么缩写？在 PCIe 的电源管理机制（ASPM: Active State Power Management）中：L0s 全称常解释为 “L0 Standby” 这里的 “s” 就对应 Standby（待机） 的含义。 L0s 表示链路仍在 L0（正常运行）逻辑下，但在某个方向进入电气空闲（电气 Idle）以节省能量。 换句话说：L0s = L0 + Standby （待机方向） 表示 “部分进入待机但还保留基本链路能力”。在 L0s 状态下：链路仍然训练完毕、能保持通信基础能力 但对应某一方向（Tx 或 Rx）的发送端进入电气 Idle（电气静止） PLL、参考时钟保持运行 节省一定功耗 可以非常快返回到 L0（纳秒级到微秒级） L0s是“轻量级的省电模式” 比起 L1 更轻、更快恢复。 更通俗讲：L0s 就像是“工作时的短暂休息”，不完全断开，只是让线路进入轻度空闲，等待下一次传输很快回来。这里的“休息”主要是停止发送 Idle 信号，但时钟、PLL 等核心仍然活动，使得退出成本非常低。L0s 是什么时候引入的？L0s 并不是 PCIe 6.0 才有的。 它早在 PCIe 2.0 / 3.0 规范中作为 ASPM 机制的一部分就已经存在，是标准 PCIe 电源管理设计的一部分。 ASPM（Active State Power Management）定义了一些“运行态的省电机制”，包括 L0s 和 L1：L0 — 根本没有省电，链路全速运行L0s — 轻度省电、延迟非常小L1 / L1.x — 更深度省电（PLL & RefClock 关断），恢复需要更长时间二、为什么需要 L0s？PCIe 链路是高速串行信号，在数据传输间隔里存在大量空闲时间。L0s 的目的就是降低这种空闲期间的功耗，同时最大程度保证链路性能：节能同时保持低延迟唤醒保持 PLL/时钟运行 → 唤醒快关闭发送端某一方向 → 小幅降低功耗不需要重新进行复杂的链路训练在电池受限的设备（如笔记本、移动终端、嵌入式）中，ASPM 的 L0s 尤其重要，用于降低系统的静态链路功耗。三、L0p 是什么？它是何时引入的？L0p 是 PCIe 6.0 规范中新引入的一种低功耗机制，针对 Flit Mode 和带宽使用场景优化。 它不同于 L0s，而是一种 与链路带宽缩放（动态修改链路宽度）相关的低功耗子状态。 PCIe 6.0 在 L0p 状态中：链路至少保持 一个活跃 lane 可用能够在链路方向上根据带宽需求动态调整 lane 数量 在带宽较低时关闭部分 lane 以节省功耗 保持链路在 L0 逻辑活跃状态 不需要完全回到 L0 训练才继续传输数据总结来说，L0p 的关键特性是：在不丢失通信能力的前提下，根据带宽需求自动调整链路宽度与功耗。四、L0s vs L0p：核心区别特性L0sL0p引入规范PCIe 2.x / 3.x（作为 ASPM 机制的一部分）PCIe 6.0是否仍然保持逻辑 L0✔ 是✔ 是是否关闭 PLL/时钟❌ 不关闭❌ 保持至少一个 lane 活跃主要节能手段关闭单方向发送动态调整链路宽度(power-scaled lanes)唤醒延迟非常短（数百 ns 到数微秒）低延迟，但具体依赖 Flit & Negotiation是否可用于带宽自适应❌ 否✔ 是是否支持动态带宽调整❌ 否✔ 支持适用模式普通 PCIe 数据链路空闲时PCIe 6.0 特有 Flit Mode 下五、为什么在已有 L0s 的情况下还要引入 L0p？这是个很典型的 工程与应用需求推动规范进化的例子：L0s 的局限性虽然 L0s 已经可以省电且恢复快，但它：只能在“链路整体空闲”时触发 不能根据链路带宽使用动态调整 lane 数量 不能针对高带宽与低带宽情况做“按需节电”如果是 PCIe 6.0 这种 64 GT/s 大带宽链接场景，只靠 L0s 节电效果有限。L0p 的引入目的PCIe 6.0 引入 L0p 是为了：按实际带宽需求“动态调整链路宽度” 这就像 CPU 在高负载时开核、低负载时关核一样：高带宽时全 lane 活跃 低带宽时只保持部分 lane 活跃 → 更节能并且：保持链路整体仍处于逻辑 L0（不中断数据流） 当前数据流不中断 → 不像进入 L1/L1.x 那样导致唤醒延迟 提供更细粒度电源控制，功耗随带宽线性下降总结起来：L0p 是一个比 L0s 更细粒度、更适应动态带宽的低功耗状态。六、小结L0 是 PCIe 的正常运行态 L0s 是最早用来节省少量功耗且快速恢复的低功耗子态 L1 / L1.x 是更深省电但唤醒更慢的状态  L0p 是 PCIe 6.0 规范在支持更高带宽和更复杂性能需求下新增的更智能、更动态的带宽相关省电机制换句话说：从静态省电 → 到动态带宽相关省电，是 PCIe 动力管理演进的逻辑。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们之前的文章里面经常讲L0, L1.2低功耗，有的时候偶尔提到L0s，但是自从前几年PCIe 6.0发布后经常听到一个L0p的说法，例如可能有人会问你Nvidia Mellanox CX-8网卡（PCIe 6.0 x16)是否支持L0p这样的问题。这里的L0p其实是一个非常专业、而且容易被混淆的问题。并且，L0p 在 PCIe 6.0 之后被频繁提及，很多资料讲得不清楚。下面我们来从工程师视角、协议级准确的给大家解释解释。一、PCIe 的 L0p 到底是什么？它在“干什么”？一句话先给结论：L0p 不是一个新的 LTSSM 状态，而是 L0 状态下的一种“省电子行为 / 子机制（power behavior）”。换成工程语言：L0：链路完全正常工作状态（可发 TLP/DLLP）L0p： 👉 仍然处在 L0 👉 不退出 L0 👉 在没有有效数据时，临时让链路进入一种“低活动 / 低功耗”的工作方式你可以把它理解成：“L0 内部的微型低功耗模式”而不是像 L1 / L1.1 / L1.2 那样的 显式状态跳转。二、L0p 具体在做什么？（从物理层 + 链路层角度）1️⃣ L0p 不做什么（非常重要）在 L0p 中：❌ 不会关闭 LTSSM❌ 不会进入 Electrical Idle❌ 不会拉高 CLKREQ# 请求关时钟❌ 不会丢失链路同步❌ 不需要 TS1/TS2 重新训练👉 所以 退出 L0p 几乎是“零时延”的2️⃣ L0p 实际在做什么（关键点）在 L0p 中，协议允许实现层面做以下事情（视厂商实现）：✅ 物理层（PHY）层面降低 TX/RX 模块的内部活动率降低模拟前端部分功耗（bias、driver strength）在 FLIT Mode 下减少无效 FLIT 的发送✅ 链路层 / 数据层减少或抑制 Idle FLIT / Idle DLLP减少空闲时的协议维护流量维持必要的 Flow Control 状态，但不频繁更新你可以理解为：链路还“醒着”，但在打盹三、L0p 是从 PCIe 6.0 才开始出现的吗？✔ 结论：概念在 PCIe 6.0 才被系统性、正式地提出和强化但要稍微展开说清楚：🔹 PCIe 1.0 – 5.0 时代L0：要么忙，要么发 Idle省电只能靠：ASPM L1 / L1.1 / L1.2问题是：L1/L1.2 省电好，但唤醒慢对高带宽、低延迟系统不友好🔹 PCIe 6.0 的背景变化（这是关键）PCIe 6.0 引入了：FLIT-based protocolPAM4（功耗急剧上升）FEC / CRC / 更复杂的 PHY👉 结果是：即使在“L0 空闲”时，链路功耗也非常高如果还像 Gen5 那样一直维持 L0 Idle，对功耗是灾难。🔹 PCIe 6.0 中的 L0pPCI-SIG 在 PCIe 6.0 中明确提出：需要一种：不退出 L0不重新训练但能明显降低空闲功耗的机制👉 这就是 L0p（Low-power L0 behavior）所以你可以说：L0p 是 PCIe 6.0 时代“被正式定义、被强烈需要”的机制四、引入 L0p 的初衷和目标（这是设计哲学）1️⃣ 解决一个“中间地带”的问题之前只有两种选择：状态优点缺点L0零延迟功耗高L1/L1.2功耗低唤醒慢（µs ~ ms）L0p 正好填补中间空档：低延迟 + 中等省电2️⃣ 特别适合哪些场景？L0p 不是为 NVMe 低速待机设计的，而是为：GPU ↔ GPU（NVLink-like latency 要求）CPU ↔ CXL / PCIe memoryAI / HPC / 数据中心高频 burst 业务（几百 ns ~ 几 µs 间隔）这些场景：不能频繁进 L1但 L0 idle 又太浪费电3️⃣ 对系统功耗的意义（非常现实）在 PCIe 6.0 / 7.0：PAM4 + 高速 SerDes单条 x16 链路功耗是“瓦级”👉 如果空闲时能靠 L0p 降低哪怕 20–30%， 在服务器规模就是巨大节能五、L0p vs L1/L1.2：一句话对比特性L0pL1 / L1.2是否退出 L0❌ 否✅ 是是否重新训练❌ 否✅ 是唤醒延迟ns 级µs–ms省电幅度中等极高适合场景高频低延迟长时间空闲六、一个非常重要的工程提醒L0p 更多是“规范允许 + 厂商实现差异巨大”的机制也就是说：业内主流的SerialTek PCIe 6.0协议分析仪不一定明确标注 “L0p”你看到的可能只是：Idle FLIT 减少链路还在 L0功耗却明显下降这和你前面分析 L1.2 trace 是完全不同的观察逻辑。七、一句话总结L0p 是 PCIe 6.0 时代为了解决“L0 太耗电、L1 太慢”而引入的 L0 内部低功耗行为机制，它不改变 LTSSM 状态、不引入重训练，但显著降低空闲功耗，是为高带宽、低延迟系统量身定做的省电方案。最后，有人问，这L0p的"p"是某个单词缩写吗？L0p 里的 “p” 不是一个严格定义的技术缩写（不是 power / passive / partial 的官方缩写）。它是 PCI-SIG 有意选择的一个“语义化标记字母”，表示：L0 状态下的一种 *power-optimized / power-reduced* 行为。更工程师一点的说法是：p = power-optimized behavior in L0（语义含义，不是首字母缩写）更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们在当今的各类服务器和工作站上普遍看到PCIe MCIO x8或者x16 cable connector，一般都是部署在Intel 或者AMD server CPU旁边的主板上，通过2根x8 MCIO cable组成一个x16连接到前面板SSD背板的背面，或者通过RAID看的2x8 MCIO cable连接背板，然后通过背板转接到Gen5 U.2或者EDSFF SSD；当然也经常看见服务器内部不同组件中间使用PCIe MCIO x8/16 cable进行通讯连接。那么我们有的时候碰到PCIe问题的时候就需要通过将PCIe协议分析仪连接在cable中间进行抓取数据分析。很多人没有这方面的实际操作经验，今天的视频就让你或者直观感性的操作体验。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面是一份基于该视频总结报告。在忠于原始内容的基础上，对结构进行了系统化重组，方便作为内部培训资料直接使用。 SerialTek Gen5 MCIO x16 Analyzer 使用与接线演示 一、视频目的与适用场景 本视频是一份面向工程人员的实操型培训说明，核心目标是讲清楚以下三件事： SerialTek PCIe Gen5 Analyzer 的基本形态与接口 Gen5 MCIO Interposer 的结构、用途及接线方式 在 MCIO 场景下，Analyzer 必须进行的关键配置项，否则无法抓取带内流量 视频内容主要服务于以下典型应用场景： PCIe Gen5 / Gen6 测试环境搭建 MCIO 接口链路调试与验证 非服务器条件下，通过转接与复用方式构建测试拓扑 二、硬件组成概览 1. Analyzer 主机 使用的是 SerialTek PCIe Gen5 Analyzer 支持 Gen5 x16 带内流量与边带信号抓取 通过高速线缆与 Interposer 连接，而非直接插入系统主板 2. AIC x16 Interposer（基础平台） 视频中使用的是常见的 AIC 插卡式 x16 Interposer 这是一个“基础母板”，通过额外的 MCIO 转板扩展支持 MCIO 接口测试 3. MCIO 转板（Interposer 转接模块） 插接在 AIC x16 Interposer 的金手指槽位上 两侧各提供 MCIO Gen5 x8 接口 额外提供 一根 MCIO x4 接口，用于时钟同步 由于横向安装，必须通过蓝色金属支架+螺丝固定，以避免晃动和信号质量问题 三、Analyzer 与 Interposer 的接线逻辑 1. 带内高速信号（In-band Traffic） 使用 2 根 QDD 400G 高速线缆 从 Analyzer 引出，连接到 Interposer 对应端口 插入时需听到明显“咔哒”卡扣声，确保完全就位 接线方向无需担心： upstream 对 upstream downstream 对 downstream 物理结构已防反插 2. 边带信号（Sideband） 使用 2 根 Oculink x8 线缆 用于承载 PCIe Gen5 x16 所需的低速边带信号 Sideband 0 ↔ Sideband 0 Sideband 1 ↔ Sideband 1 同样具备防反插设计，按编号一一对应即可 3. MCIO x4 时钟同步线（关键） 这根 MCIO x4 Cable 必须连接 其唯一用途是 时钟同步 如果不接： 链路可能无法稳定训练 Analyzer 无法正确解码带内流量 四、MCIO 转板的安装与固定要点 MCIO 转板通过金手指插入 AIC Interposer 的 x16 插槽 转板为横向结构，容易因外力导致接触不稳 正确安装流程： 先松开蓝色支架上的 4 颗螺丝 插好转板 对齐螺丝孔位并重新拧紧 固定完成后，转板才具备可重复、稳定测试的条件 五、测试环境的“转接式”搭建思路 由于实验室中没有原生 MCIO 接口的服务器平台，视频中采用了“多级转接”的方式构建测试链路： Host 侧 使用 Gen6 x16 PCIe Switch 提供 2 个 MCIO Gen6 x8 下游端口 通过 MCIO 延长线接入 Interposer Device 侧 使用 Gen5 插卡设备 插在 MCIO x8 ×2 → CEM x16 转板上 转板本身为 Gen6 规格，用于 Gen5 测试完全没有问题 线序强调（极其重要） 上排：Lane 0–7 下排：Lane 8–15 绝不能混接 一旦将 8–15 接到 0–7，链路将无法正确工作，Analyzer 也抓不到有效数据 六、Analyzer 中“必须设置”的关键软件项 这是整段视频最容易被忽略、但后果最严重的部分。 1. Device Power 设置 默认状态：Follow Hardware 使用 MCIO Interposer 时，必须改为：Force High 否则结果是： 只能看到边带信号 完全抓不到上下行的带内流量（TLP/DLLP） 2. Lane Mapping 设置 Analyzer 默认 lane mapping 为 0–15 全直通 MCIO Interposer 场景下，必须严格按照转板定义的 lane mapping 设置 软件中可通过： x2 / x4 / x8 / x16 翻转 多次点击组合 实现与实际物理走线一致的映射关系 除此之外，不需要在其它地方额外配置 总结一句话： 不设置 Device Power + Lane Mapping = 抓不到任何有效带内流量 七、抓包操作流程概述 Lock Analyzer 因为 Analyzer 支持多人同时访问 未 lock 会产生抓包冲突 点击 Start Capture 上电顺序（本实验环境）： 先给 Device 上电（外接电源） 再打开 Host 电源 链路训练完成后： Analyzer 界面可看到 Gen5 x16 表明链路状态正常，可开始分析 八、总结与实践建议 本视频并非讲“PCIe 协议”，而是极度偏向工程落地的实操说明 MCIO 场景下，Analyzer 的使用逻辑与传统 CEM 插卡存在本质差异 90% 的问题都不是硬件坏，而是： 时钟线未接 Lane Mapping 错误 Device Power 未 Force High 强烈建议： 初次使用时完全对照视频逐步搭建 不要凭经验“觉得应该可以” 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们今天的内容主要是想汇总一下目前哪些产品在最近4-5年开始逐步应用I3C总线，下面是我基于最新网络公开资料整理的 I3C 总线（MIPI I3C / I3C Basic）近年来在众多行业与具体产品中的应用现状（涵盖计算、网络、存储、移动通讯、消费类、工业控制、嵌入式、汽车电子等多个领域）。所有内容都来自标准规范与厂商、行业组织公开资料整理。一、I3C 总线基本定位与行业趋势I3C（Improved Inter-Integrated Circuit）是由MIPI Alliance发布的下一代串行控制总线标准，设计目标是替代传统 I²C，在功耗低、引脚少、向下兼容 I2C 的前提下，提供更高速度、更丰富控制功能。应用场景非常广泛，特别适合需要多个低速设备集中管理与控制的数据总线场景。时间线与规格采纳进展MIPI I3C 初版从 2017 年起开放规范，之后陆续发展至 v1.2。DDR5 内存标准将其作为基础控制面总线规范 JESD403（Module Sideband Bus） 的核心协议。二、计算与存储行业的应用1. DDR5 内存 SPD 通信JEDEC DDR5 规范采用 MIPI I3C Basic 作为 DIMM 模块的管理总线，用于读取 SPD（Serial Presence Detect 存储器信息）数据、温度/电压监测等功能，以替代传统的 I²C 总线。Intel 等主机平台中的 DDR5 支持通过 I3C 访问内存模块内的 SPD 信息，操作由 CPU 或 BMC（Baseboard Management Controller）驱动。厂商（如 Renesas）已经推出 I3C Bus Extension / SPD Hub 器件，支持 DDR5 平台 I3C 总线扩展和系统设计。核心意义：I3C 正逐步成为高性能内存体系中标准的控制面总线，逐渐替代 I²C。三、移动通信与消费类电子领域2. 智能手机、可穿戴设备、移动终端I3C 为多传感器设备（如陀螺仪、加速度计、环境光传感器、摄像头控制等）对主应用处理器（AP）提供高效控制总线。在智能手机与平板中，I3C 被设计用于： ✔ 感测器管理（多个环境与运动传感器） ✔ 摄像头控制命令总线（Mobile CCI over I3C） ✔ 触控控制及融合信号处理接口 ✔ 背光/电源管理等辅助控制信号链路与 I²C 相比，I3C 提供动态地址分配、带内中断、高效通信等功能，有助于节省引脚与降低功耗。 核心价值：I3C 在移动端广泛替代传统 I²C/SPI，用于低速控制与智能设备管理。四、嵌入式与工业控制领域3. 微控制器与控制系统 SoC多家 MCU / SoC 产品集成 I3C 控制器（例如部分 ST Microelectronics STM32 系列、高性能嵌入式处理器）将 I3C 作为片上控制总线接口，与传感器、PMIC、ADC/DAC 等互联。I3C 能作为嵌入式平台的主外设控制总线，替代 I²C 在低功耗、低引脚设计中的限制。应用场景包括：工控传感器/执行器管理机器视觉、质量检测系统控制板设计IoT 边缘设备传感器网关机器人控制与智能家居设备控制 五、汽车电子与安全控制4. 汽车传感器与域控制器虽然公开资料直接列举汽车具体 I3C 产品较少，但 I3C 作为 MIPI 标准的一部分已明确针对汽车行业提出应用支持：I3C 能连接应用处理器与多个传感器，例如摄像头、雷达/激光雷达数据监测通道、环境感知组件。MIPI I3C Basic 低功耗、高效率的特点符合汽车电子中 ECUs 低引脚/实时控制需求。此外，MIPI Debug Architecture 规范正在推广 I3C 作为板级或芯片级调试总线，为汽车 SoC 的系统级调试提供更简洁方案（例如替代 JTAG/传统 debug bus）。六、网络、通信基础设施5. 网络设备与通信硬件控制在高端通信设备、基站设计与数据中心控制板上，I3C 作为系统管理与控制总线被引入，用于： ✔ 电源管理 IC 控制 ✔ 风扇/温度传感器与 BMC 之间的控制链路 ✔ 多控制主体的 I3C 多主支持用于冗余控制方案虽然较少见于传统高性能网络接口（如 PCIe / Ethernet PHY 主数据面），它显著出现在控制面、管理总线、监测与系统健康状态通信。七、专业测试与工具生态6. I3C 协议分析与开发工具多家测试设备厂商已发布支持 I3C 的协议分析仪与测试引擎（例如Saniffer公司销售的业界最好用、最易用的I3C协议分析，训练器和各类I3C开发板），用于 I3C 设备与总线调试，特别是在 DDR5 SPD、PMIC 和复杂控制总线场景中。开发者可通过仿真与分析工具在板级或系统集成阶段验证 I3C 总线健康、动态地址分配、带内中断等高级功能。八、总结：行业应用一览（近 4-5 年趋势）行业类别典型应用 / 产品应用现状内存与存储DDR5 DIMM SPD 通信已作为标准控制总线，替代 I²C。移动 & 消费电子手机，平板，可穿戴设备传感器控制广泛嵌入 SoC 与系统设计中。嵌入式控制MCU/SoC 传感器总线SoC 控制器集成 I3C 总线。汽车电子传感器控制，域控制器互联作为传感器/系统管理总线推动中。MIPI Alliance工业 IoT / 控制传感器网络/设备监测取代 I²C，提升逻辑控制效率网络 & 通信设备控制面管理总线部分控制板与管理系统采用。开发 & 测试工具协议分析器、仿真器专业工程测试生态正在成熟。小结观点✔ 从标准采纳情况看：I3C 不再是理论规范，而是被多项主流工业与存储行业标准直接采纳（如 DDR5 SPD 总线）。 ✔ 从产品层面看：从手机 SoC 到嵌入式控制器、再到数据中心与内存子系统，I3C 已进入市场应用路径。 ✔ 从生态发展看：不仅芯片 IP 支持广泛、协议分析工具成熟，而且跨行业的控制层通信趋势正从 I2C 迁移至更灵活、高速的 I3C。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。