昨天针对PCIe 6.0 L0p的链路状态的文章发布后，有留言问：这跟L0s有啥区别？今天我们就来讲讲PCIe协议的L0s具体是做什么的？从PCIe哪一代引入的？这个和PCIe 6.0引入的L0p的区别在什么地方？引入L0s的初衷和目的是为什么？顺便承接昨天聊聊既然有L0s，为什么PCIe 6.0 还要引入L0p?一、什么是 L0s？它在做什么？L0s 是 PCIe 的一种 Active State Power Management（ASPM）省电状态。 它是 L0（全速、可以正常传输数据）状态的低功耗子状态。L0s 中的 “s” 是什么缩写？在 PCIe 的电源管理机制（ASPM: Active State Power Management）中：L0s 全称常解释为 “L0 Standby” 这里的 “s” 就对应 Standby（待机） 的含义。 L0s 表示链路仍在 L0（正常运行）逻辑下，但在某个方向进入电气空闲（电气 Idle）以节省能量。 换句话说：L0s = L0 + Standby （待机方向） 表示 “部分进入待机但还保留基本链路能力”。在 L0s 状态下：链路仍然训练完毕、能保持通信基础能力 但对应某一方向（Tx 或 Rx）的发送端进入电气 Idle（电气静止） PLL、参考时钟保持运行 节省一定功耗 可以非常快返回到 L0（纳秒级到微秒级） L0s是“轻量级的省电模式” 比起 L1 更轻、更快恢复。 更通俗讲：L0s 就像是“工作时的短暂休息”，不完全断开，只是让线路进入轻度空闲，等待下一次传输很快回来。这里的“休息”主要是停止发送 Idle 信号，但时钟、PLL 等核心仍然活动，使得退出成本非常低。L0s 是什么时候引入的？L0s 并不是 PCIe 6.0 才有的。 它早在 PCIe 2.0 / 3.0 规范中作为 ASPM 机制的一部分就已经存在，是标准 PCIe 电源管理设计的一部分。 ASPM（Active State Power Management）定义了一些“运行态的省电机制”，包括 L0s 和 L1：L0 — 根本没有省电，链路全速运行L0s — 轻度省电、延迟非常小L1 / L1.x — 更深度省电（PLL & RefClock 关断），恢复需要更长时间二、为什么需要 L0s？PCIe 链路是高速串行信号，在数据传输间隔里存在大量空闲时间。L0s 的目的就是降低这种空闲期间的功耗，同时最大程度保证链路性能：节能同时保持低延迟唤醒保持 PLL/时钟运行 → 唤醒快关闭发送端某一方向 → 小幅降低功耗不需要重新进行复杂的链路训练在电池受限的设备（如笔记本、移动终端、嵌入式）中，ASPM 的 L0s 尤其重要，用于降低系统的静态链路功耗。三、L0p 是什么？它是何时引入的？L0p 是 PCIe 6.0 规范中新引入的一种低功耗机制，针对 Flit Mode 和带宽使用场景优化。 它不同于 L0s，而是一种 与链路带宽缩放（动态修改链路宽度）相关的低功耗子状态。 PCIe 6.0 在 L0p 状态中：链路至少保持 一个活跃 lane 可用能够在链路方向上根据带宽需求动态调整 lane 数量 在带宽较低时关闭部分 lane 以节省功耗 保持链路在 L0 逻辑活跃状态 不需要完全回到 L0 训练才继续传输数据总结来说，L0p 的关键特性是：在不丢失通信能力的前提下，根据带宽需求自动调整链路宽度与功耗。四、L0s vs L0p：核心区别特性L0sL0p引入规范PCIe 2.x / 3.x（作为 ASPM 机制的一部分）PCIe 6.0是否仍然保持逻辑 L0✔ 是✔ 是是否关闭 PLL/时钟❌ 不关闭❌ 保持至少一个 lane 活跃主要节能手段关闭单方向发送动态调整链路宽度(power-scaled lanes)唤醒延迟非常短（数百 ns 到数微秒）低延迟，但具体依赖 Flit & Negotiation是否可用于带宽自适应❌ 否✔ 是是否支持动态带宽调整❌ 否✔ 支持适用模式普通 PCIe 数据链路空闲时PCIe 6.0 特有 Flit Mode 下五、为什么在已有 L0s 的情况下还要引入 L0p？这是个很典型的 工程与应用需求推动规范进化的例子：L0s 的局限性虽然 L0s 已经可以省电且恢复快，但它：只能在“链路整体空闲”时触发 不能根据链路带宽使用动态调整 lane 数量 不能针对高带宽与低带宽情况做“按需节电”如果是 PCIe 6.0 这种 64 GT/s 大带宽链接场景，只靠 L0s 节电效果有限。L0p 的引入目的PCIe 6.0 引入 L0p 是为了：按实际带宽需求“动态调整链路宽度” 这就像 CPU 在高负载时开核、低负载时关核一样：高带宽时全 lane 活跃 低带宽时只保持部分 lane 活跃 → 更节能并且：保持链路整体仍处于逻辑 L0（不中断数据流） 当前数据流不中断 → 不像进入 L1/L1.x 那样导致唤醒延迟 提供更细粒度电源控制，功耗随带宽线性下降总结起来：L0p 是一个比 L0s 更细粒度、更适应动态带宽的低功耗状态。六、小结L0 是 PCIe 的正常运行态 L0s 是最早用来节省少量功耗且快速恢复的低功耗子态 L1 / L1.x 是更深省电但唤醒更慢的状态  L0p 是 PCIe 6.0 规范在支持更高带宽和更复杂性能需求下新增的更智能、更动态的带宽相关省电机制换句话说：从静态省电 → 到动态带宽相关省电，是 PCIe 动力管理演进的逻辑。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们之前的文章里面经常讲L0, L1.2低功耗，有的时候偶尔提到L0s，但是自从前几年PCIe 6.0发布后经常听到一个L0p的说法，例如可能有人会问你Nvidia Mellanox CX-8网卡（PCIe 6.0 x16)是否支持L0p这样的问题。这里的L0p其实是一个非常专业、而且容易被混淆的问题。并且，L0p 在 PCIe 6.0 之后被频繁提及，很多资料讲得不清楚。下面我们来从工程师视角、协议级准确的给大家解释解释。一、PCIe 的 L0p 到底是什么？它在“干什么”？一句话先给结论：L0p 不是一个新的 LTSSM 状态，而是 L0 状态下的一种“省电子行为 / 子机制（power behavior）”。换成工程语言：L0：链路完全正常工作状态（可发 TLP/DLLP）L0p： 👉 仍然处在 L0 👉 不退出 L0 👉 在没有有效数据时，临时让链路进入一种“低活动 / 低功耗”的工作方式你可以把它理解成：“L0 内部的微型低功耗模式”而不是像 L1 / L1.1 / L1.2 那样的 显式状态跳转。二、L0p 具体在做什么？（从物理层 + 链路层角度）1️⃣ L0p 不做什么（非常重要）在 L0p 中：❌ 不会关闭 LTSSM❌ 不会进入 Electrical Idle❌ 不会拉高 CLKREQ# 请求关时钟❌ 不会丢失链路同步❌ 不需要 TS1/TS2 重新训练👉 所以 退出 L0p 几乎是“零时延”的2️⃣ L0p 实际在做什么（关键点）在 L0p 中，协议允许实现层面做以下事情（视厂商实现）：✅ 物理层（PHY）层面降低 TX/RX 模块的内部活动率降低模拟前端部分功耗（bias、driver strength）在 FLIT Mode 下减少无效 FLIT 的发送✅ 链路层 / 数据层减少或抑制 Idle FLIT / Idle DLLP减少空闲时的协议维护流量维持必要的 Flow Control 状态，但不频繁更新你可以理解为：链路还“醒着”，但在打盹三、L0p 是从 PCIe 6.0 才开始出现的吗？✔ 结论：概念在 PCIe 6.0 才被系统性、正式地提出和强化但要稍微展开说清楚：🔹 PCIe 1.0 – 5.0 时代L0：要么忙，要么发 Idle省电只能靠：ASPM L1 / L1.1 / L1.2问题是：L1/L1.2 省电好，但唤醒慢对高带宽、低延迟系统不友好🔹 PCIe 6.0 的背景变化（这是关键）PCIe 6.0 引入了：FLIT-based protocolPAM4（功耗急剧上升）FEC / CRC / 更复杂的 PHY👉 结果是：即使在“L0 空闲”时，链路功耗也非常高如果还像 Gen5 那样一直维持 L0 Idle，对功耗是灾难。🔹 PCIe 6.0 中的 L0pPCI-SIG 在 PCIe 6.0 中明确提出：需要一种：不退出 L0不重新训练但能明显降低空闲功耗的机制👉 这就是 L0p（Low-power L0 behavior）所以你可以说：L0p 是 PCIe 6.0 时代“被正式定义、被强烈需要”的机制四、引入 L0p 的初衷和目标（这是设计哲学）1️⃣ 解决一个“中间地带”的问题之前只有两种选择：状态优点缺点L0零延迟功耗高L1/L1.2功耗低唤醒慢（µs ~ ms）L0p 正好填补中间空档：低延迟 + 中等省电2️⃣ 特别适合哪些场景？L0p 不是为 NVMe 低速待机设计的，而是为：GPU ↔ GPU（NVLink-like latency 要求）CPU ↔ CXL / PCIe memoryAI / HPC / 数据中心高频 burst 业务（几百 ns ~ 几 µs 间隔）这些场景：不能频繁进 L1但 L0 idle 又太浪费电3️⃣ 对系统功耗的意义（非常现实）在 PCIe 6.0 / 7.0：PAM4 + 高速 SerDes单条 x16 链路功耗是“瓦级”👉 如果空闲时能靠 L0p 降低哪怕 20–30%， 在服务器规模就是巨大节能五、L0p vs L1/L1.2：一句话对比特性L0pL1 / L1.2是否退出 L0❌ 否✅ 是是否重新训练❌ 否✅ 是唤醒延迟ns 级µs–ms省电幅度中等极高适合场景高频低延迟长时间空闲六、一个非常重要的工程提醒L0p 更多是“规范允许 + 厂商实现差异巨大”的机制也就是说：业内主流的SerialTek PCIe 6.0协议分析仪不一定明确标注 “L0p”你看到的可能只是：Idle FLIT 减少链路还在 L0功耗却明显下降这和你前面分析 L1.2 trace 是完全不同的观察逻辑。七、一句话总结L0p 是 PCIe 6.0 时代为了解决“L0 太耗电、L1 太慢”而引入的 L0 内部低功耗行为机制，它不改变 LTSSM 状态、不引入重训练，但显著降低空闲功耗，是为高带宽、低延迟系统量身定做的省电方案。最后，有人问，这L0p的"p"是某个单词缩写吗？L0p 里的 “p” 不是一个严格定义的技术缩写（不是 power / passive / partial 的官方缩写）。它是 PCI-SIG 有意选择的一个“语义化标记字母”，表示：L0 状态下的一种 *power-optimized / power-reduced* 行为。更工程师一点的说法是：p = power-optimized behavior in L0（语义含义，不是首字母缩写）更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们在当今的各类服务器和工作站上普遍看到PCIe MCIO x8或者x16 cable connector，一般都是部署在Intel 或者AMD server CPU旁边的主板上，通过2根x8 MCIO cable组成一个x16连接到前面板SSD背板的背面，或者通过RAID看的2x8 MCIO cable连接背板，然后通过背板转接到Gen5 U.2或者EDSFF SSD；当然也经常看见服务器内部不同组件中间使用PCIe MCIO x8/16 cable进行通讯连接。那么我们有的时候碰到PCIe问题的时候就需要通过将PCIe协议分析仪连接在cable中间进行抓取数据分析。很多人没有这方面的实际操作经验，今天的视频就让你或者直观感性的操作体验。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面是一份基于该视频总结报告。在忠于原始内容的基础上，对结构进行了系统化重组，方便作为内部培训资料直接使用。 SerialTek Gen5 MCIO x16 Analyzer 使用与接线演示 一、视频目的与适用场景 本视频是一份面向工程人员的实操型培训说明，核心目标是讲清楚以下三件事： SerialTek PCIe Gen5 Analyzer 的基本形态与接口 Gen5 MCIO Interposer 的结构、用途及接线方式 在 MCIO 场景下，Analyzer 必须进行的关键配置项，否则无法抓取带内流量 视频内容主要服务于以下典型应用场景： PCIe Gen5 / Gen6 测试环境搭建 MCIO 接口链路调试与验证 非服务器条件下，通过转接与复用方式构建测试拓扑 二、硬件组成概览 1. Analyzer 主机 使用的是 SerialTek PCIe Gen5 Analyzer 支持 Gen5 x16 带内流量与边带信号抓取 通过高速线缆与 Interposer 连接，而非直接插入系统主板 2. AIC x16 Interposer（基础平台） 视频中使用的是常见的 AIC 插卡式 x16 Interposer 这是一个“基础母板”，通过额外的 MCIO 转板扩展支持 MCIO 接口测试 3. MCIO 转板（Interposer 转接模块） 插接在 AIC x16 Interposer 的金手指槽位上 两侧各提供 MCIO Gen5 x8 接口 额外提供 一根 MCIO x4 接口，用于时钟同步 由于横向安装，必须通过蓝色金属支架+螺丝固定，以避免晃动和信号质量问题 三、Analyzer 与 Interposer 的接线逻辑 1. 带内高速信号（In-band Traffic） 使用 2 根 QDD 400G 高速线缆 从 Analyzer 引出，连接到 Interposer 对应端口 插入时需听到明显“咔哒”卡扣声，确保完全就位 接线方向无需担心： upstream 对 upstream downstream 对 downstream 物理结构已防反插 2. 边带信号（Sideband） 使用 2 根 Oculink x8 线缆 用于承载 PCIe Gen5 x16 所需的低速边带信号 Sideband 0 ↔ Sideband 0 Sideband 1 ↔ Sideband 1 同样具备防反插设计，按编号一一对应即可 3. MCIO x4 时钟同步线（关键） 这根 MCIO x4 Cable 必须连接 其唯一用途是 时钟同步 如果不接： 链路可能无法稳定训练 Analyzer 无法正确解码带内流量 四、MCIO 转板的安装与固定要点 MCIO 转板通过金手指插入 AIC Interposer 的 x16 插槽 转板为横向结构，容易因外力导致接触不稳 正确安装流程： 先松开蓝色支架上的 4 颗螺丝 插好转板 对齐螺丝孔位并重新拧紧 固定完成后，转板才具备可重复、稳定测试的条件 五、测试环境的“转接式”搭建思路 由于实验室中没有原生 MCIO 接口的服务器平台，视频中采用了“多级转接”的方式构建测试链路： Host 侧 使用 Gen6 x16 PCIe Switch 提供 2 个 MCIO Gen6 x8 下游端口 通过 MCIO 延长线接入 Interposer Device 侧 使用 Gen5 插卡设备 插在 MCIO x8 ×2 → CEM x16 转板上 转板本身为 Gen6 规格，用于 Gen5 测试完全没有问题 线序强调（极其重要） 上排：Lane 0–7 下排：Lane 8–15 绝不能混接 一旦将 8–15 接到 0–7，链路将无法正确工作，Analyzer 也抓不到有效数据 六、Analyzer 中“必须设置”的关键软件项 这是整段视频最容易被忽略、但后果最严重的部分。 1. Device Power 设置 默认状态：Follow Hardware 使用 MCIO Interposer 时，必须改为：Force High 否则结果是： 只能看到边带信号 完全抓不到上下行的带内流量（TLP/DLLP） 2. Lane Mapping 设置 Analyzer 默认 lane mapping 为 0–15 全直通 MCIO Interposer 场景下，必须严格按照转板定义的 lane mapping 设置 软件中可通过： x2 / x4 / x8 / x16 翻转 多次点击组合 实现与实际物理走线一致的映射关系 除此之外，不需要在其它地方额外配置 总结一句话： 不设置 Device Power + Lane Mapping = 抓不到任何有效带内流量 七、抓包操作流程概述 Lock Analyzer 因为 Analyzer 支持多人同时访问 未 lock 会产生抓包冲突 点击 Start Capture 上电顺序（本实验环境）： 先给 Device 上电（外接电源） 再打开 Host 电源 链路训练完成后： Analyzer 界面可看到 Gen5 x16 表明链路状态正常，可开始分析 八、总结与实践建议 本视频并非讲“PCIe 协议”，而是极度偏向工程落地的实操说明 MCIO 场景下，Analyzer 的使用逻辑与传统 CEM 插卡存在本质差异 90% 的问题都不是硬件坏，而是： 时钟线未接 Lane Mapping 错误 Device Power 未 Force High 强烈建议： 初次使用时完全对照视频逐步搭建 不要凭经验“觉得应该可以” 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们今天的内容主要是想汇总一下目前哪些产品在最近4-5年开始逐步应用I3C总线，下面是我基于最新网络公开资料整理的 I3C 总线（MIPI I3C / I3C Basic）近年来在众多行业与具体产品中的应用现状（涵盖计算、网络、存储、移动通讯、消费类、工业控制、嵌入式、汽车电子等多个领域）。所有内容都来自标准规范与厂商、行业组织公开资料整理。一、I3C 总线基本定位与行业趋势I3C（Improved Inter-Integrated Circuit）是由MIPI Alliance发布的下一代串行控制总线标准，设计目标是替代传统 I²C，在功耗低、引脚少、向下兼容 I2C 的前提下，提供更高速度、更丰富控制功能。应用场景非常广泛，特别适合需要多个低速设备集中管理与控制的数据总线场景。时间线与规格采纳进展MIPI I3C 初版从 2017 年起开放规范，之后陆续发展至 v1.2。DDR5 内存标准将其作为基础控制面总线规范 JESD403（Module Sideband Bus） 的核心协议。二、计算与存储行业的应用1. DDR5 内存 SPD 通信JEDEC DDR5 规范采用 MIPI I3C Basic 作为 DIMM 模块的管理总线，用于读取 SPD（Serial Presence Detect 存储器信息）数据、温度/电压监测等功能，以替代传统的 I²C 总线。Intel 等主机平台中的 DDR5 支持通过 I3C 访问内存模块内的 SPD 信息，操作由 CPU 或 BMC（Baseboard Management Controller）驱动。厂商（如 Renesas）已经推出 I3C Bus Extension / SPD Hub 器件，支持 DDR5 平台 I3C 总线扩展和系统设计。核心意义：I3C 正逐步成为高性能内存体系中标准的控制面总线，逐渐替代 I²C。三、移动通信与消费类电子领域2. 智能手机、可穿戴设备、移动终端I3C 为多传感器设备（如陀螺仪、加速度计、环境光传感器、摄像头控制等）对主应用处理器（AP）提供高效控制总线。在智能手机与平板中，I3C 被设计用于： ✔ 感测器管理（多个环境与运动传感器） ✔ 摄像头控制命令总线（Mobile CCI over I3C） ✔ 触控控制及融合信号处理接口 ✔ 背光/电源管理等辅助控制信号链路与 I²C 相比，I3C 提供动态地址分配、带内中断、高效通信等功能，有助于节省引脚与降低功耗。 核心价值：I3C 在移动端广泛替代传统 I²C/SPI，用于低速控制与智能设备管理。四、嵌入式与工业控制领域3. 微控制器与控制系统 SoC多家 MCU / SoC 产品集成 I3C 控制器（例如部分 ST Microelectronics STM32 系列、高性能嵌入式处理器）将 I3C 作为片上控制总线接口，与传感器、PMIC、ADC/DAC 等互联。I3C 能作为嵌入式平台的主外设控制总线，替代 I²C 在低功耗、低引脚设计中的限制。应用场景包括：工控传感器/执行器管理机器视觉、质量检测系统控制板设计IoT 边缘设备传感器网关机器人控制与智能家居设备控制 五、汽车电子与安全控制4. 汽车传感器与域控制器虽然公开资料直接列举汽车具体 I3C 产品较少，但 I3C 作为 MIPI 标准的一部分已明确针对汽车行业提出应用支持：I3C 能连接应用处理器与多个传感器，例如摄像头、雷达/激光雷达数据监测通道、环境感知组件。MIPI I3C Basic 低功耗、高效率的特点符合汽车电子中 ECUs 低引脚/实时控制需求。此外，MIPI Debug Architecture 规范正在推广 I3C 作为板级或芯片级调试总线，为汽车 SoC 的系统级调试提供更简洁方案（例如替代 JTAG/传统 debug bus）。六、网络、通信基础设施5. 网络设备与通信硬件控制在高端通信设备、基站设计与数据中心控制板上，I3C 作为系统管理与控制总线被引入，用于： ✔ 电源管理 IC 控制 ✔ 风扇/温度传感器与 BMC 之间的控制链路 ✔ 多控制主体的 I3C 多主支持用于冗余控制方案虽然较少见于传统高性能网络接口（如 PCIe / Ethernet PHY 主数据面），它显著出现在控制面、管理总线、监测与系统健康状态通信。七、专业测试与工具生态6. I3C 协议分析与开发工具多家测试设备厂商已发布支持 I3C 的协议分析仪与测试引擎（例如Saniffer公司销售的业界最好用、最易用的I3C协议分析，训练器和各类I3C开发板），用于 I3C 设备与总线调试，特别是在 DDR5 SPD、PMIC 和复杂控制总线场景中。开发者可通过仿真与分析工具在板级或系统集成阶段验证 I3C 总线健康、动态地址分配、带内中断等高级功能。八、总结：行业应用一览（近 4-5 年趋势）行业类别典型应用 / 产品应用现状内存与存储DDR5 DIMM SPD 通信已作为标准控制总线，替代 I²C。移动 & 消费电子手机，平板，可穿戴设备传感器控制广泛嵌入 SoC 与系统设计中。嵌入式控制MCU/SoC 传感器总线SoC 控制器集成 I3C 总线。汽车电子传感器控制，域控制器互联作为传感器/系统管理总线推动中。MIPI Alliance工业 IoT / 控制传感器网络/设备监测取代 I²C，提升逻辑控制效率网络 & 通信设备控制面管理总线部分控制板与管理系统采用。开发 & 测试工具协议分析器、仿真器专业工程测试生态正在成熟。小结观点✔ 从标准采纳情况看：I3C 不再是理论规范，而是被多项主流工业与存储行业标准直接采纳（如 DDR5 SPD 总线）。 ✔ 从产品层面看：从手机 SoC 到嵌入式控制器、再到数据中心与内存子系统，I3C 已进入市场应用路径。 ✔ 从生态发展看：不仅芯片 IP 支持广泛、协议分析工具成熟，而且跨行业的控制层通信趋势正从 I2C 迁移至更灵活、高速的 I3C。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们大概一个月前做过一期独立式I2C/I3C/SMBUS协议分析仪物理连接和管理界面演示的高清视频，受条件限制，我们当时演示使用的是I2C开发板。 我们今天使用了业内最新的I3C开发板，通过编程调试的方式产生真实的I3C的初始化、广播、读、写等命令，然后通过I3C协议分析仪/逻辑分析仪抓取这些数据进行解码。本期视频包括硬件连接、软件演示两个大的部分，总计37分钟左右，让你对于I3C的问题诊断、分析有一个非常感性的理解。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面的高清视频按演示的实际顺序“硬件→接线→软件→触发→采集→运行示例→查看/定位→补充注意事项”整理而成，供大家参考。 一、演示目标与器材概览 本次视频主要演示一台 I3C 逻辑分析仪/协议分析仪二合一设备的上手流程：如何搭建最小测试环境、如何在软件里配置触发与采集参数、如何抓到一段“标准 I3C 初始化 + 读操作”的总线交互，并展示波形与协议解码结果。 设备特点之一：除数字采样外，还能在一定条件下抓到模拟波形（类似“轻量示波器”效果）。 二、硬件搭建与接线方式（最小闭环） 1）设备组成 分析仪主机（小盒子） 一根数据线连接到电脑，通过电脑端管理软件操作 多通道采集线（白色为信号线）与若干地线（黄色） 2）通道数与“用不满”的价值 演示机型为 16 通道。虽然抓 I3C 只需两根信号线，但剩余通道可以同步抓其它低速信号（比如同时抓 I2C、UART、SPI, QSPI, CAN, LIN FLEXRAY 等）用于系统级联调——这也是多通道逻辑分析的核心价值之一：同一时间基准下做跨总线关联分析。 3）I3C 最小接线：两根信号 + 地 I3C 总线本质上只需要： DATA（数据线） CLOCK（时钟线） GND（地） 视频里也强调：不接地会导致抓到的波形“乱”、无法可靠解码。 4）测试点位的实际工程做法 开发板测试点最初可能只有圆形焊盘/孔位，没有排针： 方案 A：自己焊排针 方案 B：用 pogo pin（弹簧针）+ 夹具临时接触，既可测又不永久改板 三、软件操作流程（按演示顺序复盘） 步骤 1：打开软件并确认“连接状态” 软件即使在没有连接硬件时也能打开，但会进入“展示模式”；展示模式下无法采集真实数据。演示中特别提醒：如果看到展示模式，通常意味着连接/识别有问题，需要重新插拔或排查连接。 步骤 2：选择工作窗口 软件界面可以同时增加多个窗口（逻辑分析/协议分析等），演示中先打开逻辑分析仪视图作为主视角。 步骤 3：设置触发（Trigger）——用“协议触发”抓关键片段 为了抓 I3C，演示在触发选项里选择 “MIPI over I3C”，进入后可配置触发条件；演示里为了快速展示，先不改条件，直接确认，形成一个“检测到 I3C 就触发采集”的触发器。 工程补充：协议触发适合“只想抓关键交易”的场景（例如初始化、广播 CCC、地址分配、错误恢复等），比纯电平/边沿触发更省时间、更贴近调试目标。 步骤 4：确认通道映射——Clock/Data 别接反 I3C 解码的默认映射为： Channel 0 → Clock Channel 1 → Data 如果接反了（0 接到 Data、1 接到 Clock），软件可能一直识别不到 I3C，从而不会触发。解决办法： 要么按默认顺序接线 要么在软件里提前新增/调整协议通道映射，按你的线序改好再抓 步骤 5：采集参数设置——“数字采样率 vs 模拟观测”做平衡 演示中的关键点： I3C 相对 I2C 更快，50MHz 采样率可能不够，建议到 100/200/250MHz 甚至更高 但如果数字采样率设得太高（演示里提到高于某阈值如 250MHz），可能会无法同时抓模拟通道；需要更高端的模拟信号能力的型号 为兼顾“看模拟波形 + 看数字/解码”，演示选择 200MHz 数字采样率，同时保留模拟通道观测能力 工程补充：模拟波形的价值在于看上升沿/振铃/过冲/毛刺/电平裕量；数字解码的价值在于看事务语义。很多“能解码但系统不稳”的问题，往往要靠模拟视角去定位信号完整性或地弹噪声等根因。 步骤 6：开始采集，进入“等待触发” 点击采集后，因为配置了协议触发，软件会进入“等待触发”状态，并不会立即采样。 步骤 7：回到控制台运行示例代码，制造可抓取的 I3C 事务 演示回到开发板控制台运行一段示例代码，该代码执行： I3C 初始化 初始化后的读操作 其中 master 是开发板 MCU（字幕中提到“开发板的 MTU”），被访问对象是板载温度传感器。运行后软件端显示“资料处理中”，说明已捕获触发并开始整理波形与解码结果。 四、抓到数据后怎么看：波形、解码、定位与测量 1）波形与协议解码的并列视图 采集完成后，界面会同时呈现： 数字通道波形 模拟通道波形（如有开启） 底部的协议解码列表（逐条列出解码结果） 2）用“书签/光标”做定位与时间间隔测量 演示展示了用键盘快速打点的方法： 按住 Shift + 某字母 添加一个带字母标识的光标/书签（用于标记关键位置） 选择不同光标后，软件会自动计算时间间隔，并在界面上显示 若要删除光标，可在光标管理处执行“删除光标”（演示里也提到直接 Delete 不一定生效，最终给出在界面里删除的方式） 工程补充：在 I3C 调试里，光标最常用来量三类时间： 总线空闲/起始条件间隔（是否满足时序） 事务之间的 gap（是否异常插入等待） 某个错误点前后的时延（例如重试、仲裁、恢复流程） 五、演示中反复强调的“易踩坑清单” 一定要接地：否则波形乱、解码不可用。 检查软件是否处于展示模式：展示模式下抓不到数据，先排连接问题。 通道映射别接反：Clock/Data 对不上会导致识别不到 I3C，进而不触发。 采样率别盲目拉满：I3C 要足够采样率，但想看模拟波形就要注意模拟通道的采样上限与模式限制。 六、为什么 I3C 抓包常见于哪些场景 结合我们的粉丝群里面多是面向“底层基础设施诊断/调试”的定位，I3C 抓包通常出现在： 传感器/监控：温度、电压、电流、风扇、板级健康监测（演示里的温度传感器就是典型） 高端服务器/存储/网络板卡：需要更高带宽、更低功耗、更强管理能力的板级总线（相对传统 I2C/SMBus） 嵌入式与工业控制：多器件共总线、需要热插拔/动态寻址、希望减少地址冲突与调试复杂度的系统 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们Saniffer今年下半年写过两篇文章，介绍过在实验室测试如何使用passive盘柜搭建环境进行测试，参见下面的两个链接。 【业内新闻】全球首款研发用PCIe 6.0 SSD/CXL测试盘柜  //* 盘柜功能简介 【高清视频】PCIe Gen6 SSD测试环境搭建演示   //* 手把手教你如何使用PCIe 6.0 switch卡 + Gen6 MCIO cable搭建 Gen6 SSD测试环境 我们今天下面的高清视频有点长，大概25分钟，将首次演示如何使用SerialCables公司的PCIe 6.0 switch卡 + PCIe 6.0 八盘位盘柜组合成一套测试环境，用于未来的PCIe 6.0 SSD的验证和测试。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面这份总结是按照上面的视频文件为唯一主线，尽最大可能按照原始演示的实际顺序与讲解节奏来整理的，是“跟着演示走”的流程复盘，适合工程师上、下班途中快速阅读使用。 PCIe Gen6 Switch + Gen6 JBOF（8 盘位 EDSFF）演示全过程总结 一、演示目的与整体说明（演示开场） 本次演示的核心目标，是展示一套已经可以在实验室真实落地的 PCIe Gen6 存储测试环境，用于未来 Gen6 SSD、Gen6 Switch、以及相关线缆/背板互连的功能、兼容性和稳定性验证。 演示并非停留在“规格或 PPT 说明”，而是通过真实硬件连接、上电、插盘、管理与识别过程，展示一套完整的 Gen6 JBOF（Just a Bunch Of Flash）测试方案。 二、测试系统整体架构说明（从主机开始） 演示首先从系统整体结构讲起： 主机平台 使用的是一台开放式测试主机 主板本身是 PCIe Gen5 平台 通过外接方式扩展 Gen6 能力 PCIe Gen6 Switch 将主机的 PCIe 能力扩展到外部设备 为后端盘柜提供多个 Gen6 下行端口 主机通过 PCIe 插槽连接一块 Gen6 Switch 卡 该 Switch 的作用是： Switch 卡对外提供 MCIO x8 Gen6 接口 这一点在演示中被明确强调：主机本身不需要是原生 Gen6 平台，也可以通过 Gen6 Switch 构建 Gen6 测试环境。 三、Gen6 JBOF 盘柜整体结构介绍（演示主体） 随后镜头转向本次演示的核心设备 —— 8 盘位 Gen6 JBOF 盘柜。 1. 盘柜正面结构 正面提供 1–8 共 8 个盘位 盘位形态为 EDSFF（E3 系列） 背板设计为 x8 形态插槽 设计目标是支持： Gen6 x4 SSD Gen6 x8 SSD（未来） 演示中特别说明： 当前市面上 Gen6 SSD 仍未量产，所以现场插入的是 Gen5 x4 的 EDSFF SSD，用于演示链路建立和系统识别流程。 2. 盘柜背部接口说明 镜头切换至盘柜背部，对接口进行逐一说明： MCIO x8 接口 用于连接 Gen6 Switch 是盘柜的数据上行通道 电源接口 Type-C Terminal 管理接口 用于后续盘柜管理 电源开关 一个非常关键的设计点在此被明确提出： 该盘柜背板是 passive 背板，不包含任何 PCIe switch 芯片。 这意味着： MCIO 信号从背板后端进入 直接连接到前端 EDSFF 插槽 链路完整性、信号质量、协议行为更加“透明” 非常适合做底层测试和问题定位 四、MCIO 线缆与 Lane 利用方式讲解 在连接阶段，演示重点讲解了 MCIO x8 线缆的使用方式，以及为什么要关注 lane 的利用效率。 1. 标准连接方式 Gen6 Switch 的 MCIO x8 端口 通过 MCIO x8 线缆 直接连接盘柜背部 MCIO x8 接口 在这种方式下： 一个 MCIO x8 端口 → 一组 EDSFF 插槽通道 2. Y 型线（1 拖 2）设计思路 演示中进一步说明了 Y 型 MCIO 线缆 的设计背景： 企业级 SSD 绝大多数为 x4 但 Switch 提供的是 x8 端口 为避免 lane 浪费： 使用 一端 MCIO x8 分成 两个逻辑 x4 通道 每个通道连接一块 SSD 这样可以实现： 一个 Switch 的 x8 口 同时支持 两块 x4 SSD 4 个 x8 端口即可支持 8 盘位 我们本次演示的当天由于条件限制： 未使用 Y 型线 而是采用“一口一盘”的方式先完成演示验证 五、SSD 插入与真实测试细节 在实际插盘环节，演示非常真实地呈现了测试现场常见情况： 插入两块 EDSFF Gen5 x4 SSD 系统识别过程中发现： 一块 SSD 状态较旧，仅以 Gen5 x2 方式 Link Up 另一块 SSD 正常以 Gen5 x4 方式工作 这一点在演示中被直接说明，而非回避，体现出： 测试环境中 盘本身状态也是变量 链路速率与宽度降级是实际工程中常见现象 六、盘柜管理与测试便利性说明 通过 Type-C Terminal 管理接口，工程师演示了盘柜的管理命令行接口，包括： 盘位上电 / 下电控制 盘复位、热复位 热插拔测试辅助 面向实验室的快速操作支持 这类功能对于： PCIe 协议测试 NVMe 行为验证 故障复现与回归测试 都具有明显价值。 七、为什么强调“线缆与互连件”的质量 在演示后段，重点强调了 测试环境“golden 链路” 的概念： SerialCables 被描述为： 与 Broadcom、美光等厂商深度合作 属于 Tier-1 级别互连供应商 对测试而言： 最怕“非标准、低质量互连件” 会引入不确定性，浪费研发资源 在 PCIe Gen6（PAM4 + FEC） 时代： 链路 margin 更小 互连质量对测试结果影响更大 因此，该盘柜 + 线缆方案的定位并非“便宜”，而是： 为严肃的 Gen6 验证环境提供稳定、可复现的基础设施 八、接口形态与未来兼容性说明 演示最后补充说明了接口演进趋势： 海外数据中心正逐步以 EDSFF 为主流 M.2、U.2 等形态在企业侧呈缩减趋势 若仍需测试： 可通过 转接板 / Adapter 将 M.2 / U.2 SSD 转为 EDSFF 形态 插入该盘柜进行测试 九、总结 本次演示完整展示了一套面向 PCIe Gen6 时代的真实可用测试平台： 通过 Gen6 Switch 扩展主机能力，配合 passive 背板的 8 盘位 EDSFF JBOF 盘柜，以及高质量 MCIO 互连与可管理设计，使得 Gen6 SSD 的链路、枚举、管理与稳定性验证具备了可工程化、可复现的实验基础。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我前两周写过一些文章介绍PCIe启动过程中如何分配Bus: Device. Function值，也简单介绍了一下LTSSM和枚举的关系，也有些朋友问了一些很好的问题，我们看后面有时间的话再结合SerialTek PCIe 5.0/6.0 analyzer协议分析仪实际抓取的一些上电 power-on bootup trace文件形象地讲解一下，让大家有个更加感性的认识。今天我们仍旧来看一个和枚举有关的问题，在主机上电开机过程中，PCIe device的枚举究竟是发生在Legacy/UEFI BIOS初始化过程中，还是发生在Linux或者windows等操作系统的驱动程序初始化过程中，还是两个阶段都存在？如果都存在的话，目的有什么不同呢？还有我们所熟知的NVMe SSD或者CXL device的初始化是否也存在BIOS阶段和操作系统OS两次初始化呢？其实，这是一个非常“工程师级”的问题，我们上面提到的 PCIe / NVMe / CXL 背景，说明我们现在谈的不是“概念”，而是真实系统行为。我给一句话结论，下面将分层、分阶段把 PCIe / NVMe / CXL 串一串。一句话总览（先给结论）PCIe 设备的“枚举”在 BIOS/UEFI 阶段一定存在，在 OS（Linux / Windows）阶段也一定存在，但两次“枚举”的目的、深度和职责完全不同。同理：NVMe SSD：BIOS 阶段 + OS 阶段 两次初始化CXL Device：BIOS 阶段 + OS 阶段 两次初始化，而且分工更严格一、PCIe 枚举到底“发生在哪个阶段”？答案是：两个阶段都发生，但不是一回事阶段是否做 PCIe 枚举本质BIOS / UEFI 阶段✅ 必须“发现硬件 + 分配资源”OS 启动阶段（Linux / Windows）✅ 必须“重新扫描 + 驱动绑定”二、BIOS / UEFI 阶段的 PCIe 枚举：在干什么？这是“平台级、硬件级枚举”，核心目标只有一个：让系统“知道有什么 PCIe 设备存在，并且它们能被访问”BIOS 阶段做的事情包括：1️⃣ Link Training（链路训练）RC ↔ EPLTSSM → L0确认：Link WidthLink SpeedLane Mapping❗没有 L0，就根本谈不上枚举2️⃣ PCIe 拓扑扫描（Bus Enumeration）从 Bus 0 / Device 0 / Function 0 开始递归扫描：Root PortPCIe SwitchDownstream PortEndpoint3️⃣ 分配 PCI 资源（极其关键）BIOS 在此阶段会：分配 Bus Number分配 BAR 空间MMIOPrefetchable / Non-prefetchable配置：Command Register（Memory Enable / Bus Master Enable）MSI/MSI-X Capability 基本参数🔥 OS 后面是否能用这个设备，100% 依赖 BIOS 这一步4️⃣ Option ROM（可选）VGA / NVMe / PXE 等UEFI 下是 UEFI DriverLegacy 下是 INT 13h / INT 10hBIOS 阶段“不会做”的事❌ 不加载 OS 驱动❌ 不做高层功能初始化❌ 不理解 NVMe / CXL 语义BIOS 只关心“这是一块 PCIe 设备”三、OS 阶段的 PCIe 枚举：在干什么？这是“软件逻辑枚举”，本质是：“基于 BIOS 留下的硬件状态，重新认识设备，并绑定驱动”OS 阶段会做：1️⃣ 重新扫描 PCI Configuration SpaceOS 从 ACPI / Device Tree / UEFI Tables 得知：Bus 范围MMIO 窗口读取：Vendor ID / Device IDClass CodeCapability List2️⃣ 驱动匹配Windows：INF → Hardware IDLinux：pci_driver → id_table3️⃣ 驱动级初始化Enable DMAMSI/MSI-X 完整配置Power Management（ASPM / L1SS）Error Handling（AER）SR-IOV / ATS / PASID（如果支持）4️⃣ OS 级热插拔 / 重新枚举Hot PlugSurprise DownRescan Bus🔑 OS 阶段的“枚举”更像“重新认账 + 开始干活”四、为什么要“两次枚举”？目的完全不同阶段核心目的BIOS让硬件“存在且可访问”OS让软件“理解并使用硬件”一个非常形象的类比：BIOS 枚举 = 修路、划车位、挂牌照 OS 枚举 = 驾驶员上车、点火、开走五、NVMe SSD：是不是也有两次初始化？答案：是，而且非常典型1️⃣ BIOS 阶段的 NVMe（最小化支持）BIOS 并不“真正理解 NVMe”，它只是：把 NVMe 当作 PCIe Mass Storage可能加载：NVMe UEFI Driver目的只有一个：支持“从 NVMe 启动”BIOS NVMe 初始化通常只做到：Identify ControllerIdentify Namespace简单 Read不会：队列深度调优多队列并行高级电源管理2️⃣ OS 阶段的 NVMe（完整初始化）OS NVMe 驱动会重新做：Reset ControllerCreate Admin QueueCreate IO Queues（多队列）Enable MSI-XPower State ManagementNamespace 管理⚠️ 所以你在协议分析仪里看到的 NVMe 初始化流量：BIOS 阶段一套OS 启动后一套 是完全正常的六、CXL Device：BIOS + OS 的分工更“硬核”CXL 比 NVMe 更依赖 BIOS1️⃣ BIOS / UEFI 阶段（极其重要）BIOS 必须：完成 PCIe 枚举识别 CXL Capability解析：CXL.cacheCXL.mem构建：CXL Host BridgeCXL Fixed Memory Window向 OS 暴露：ACPI CEDT / SRAT / HMAT❗如果 BIOS 不支持，OS 根本无法使用 CXL2️⃣ OS 阶段（真正使用 CXL）OS 才会：建立 Memory RegionNUMA 拓扑Page AllocationCache CoherencyCXL Error HandlingRAS七、总结成一张“工程师视角表”技术BIOS 阶段OS 阶段PCIeLink + 枚举 + 资源分配驱动绑定 + 功能启用NVMe最小识别 / Boot 支持完整 NVMe 协议初始化CXL拓扑 + 内存窗口 + ACPI内存/缓存语义使用八、上述问题背后的“隐含工程价值”总结一下，我们上面问的，其实是：为什么 PCIe Analyzer 里会看到两次初始化流量为什么 BIOS Bug 会导致 OS 设备不可见为什么 CXL 问题 80% 出在 BIOS 阶段为什么 “OS Rescan”救不了很多问题更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。