我们之前做过几期PCIe 6.0 x16主机卡模拟CPU端（RC）或者EP 端(外设）建链的高清视频，通过我们提供的PCIe 6.0 x16 Host卡可以模拟成一颗服务器、工作站或者PC的支持PCIe 6.0 CPU，也可以当成一个PCIe 6.0外设，感兴趣的可以参考几个月前的视频，例如：PCIe 6.0 x16延长线 + PCIe 6.0主机卡模式设置演示；英伟达PCIe 6.0 x16 网卡（800G)讲解，等等 - 查询所有的这些视频，添加saniffer公众号后查询：PCIe 6.0 switch。本期15分钟的高清视频是一个更加完整的融合演示，既展示了Gen6 Host卡连接另外一张Gen6 Host卡，也展示了连接第三方Gen6 x16网卡，还展示了连接x4 EDSFF SSD等，对于想了解这方面的朋友具有非常直观的演示。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 以下是基于该高清演示视频的总结文档。该视频主要展示了PCIe Gen6链路的实际搭建与验证过程，涵盖主机平台、Switch卡、下游设备连接、链路状态指示及系统验证等内容。 PCIe Gen6链路搭建与验证演示总结 一、实验目的与总体概述 本视频旨在实地演示PCIe Gen6链路的建立能力，并展示Switch级联与多设备扩展的组网方案。 实验目标包括两点： 验证当前平台在Gen6速率下的链路建立能力。 展示通过Switch分发，实现多个下游PCIe设备的扩展与互联。 二、实验环境与硬件构成 1. 主机平台 使用主板：ASUS Intel Z790-P。 主板本身仅支持PCIe Gen5，因此上游链路最大为Gen5速率。 2. Switch系统 实验使用了两张Broadcom 90144 Gen6 Switch卡，两者功能、结构完全一致。 每张卡的关键结构如下： 上行端口：PCIe Gen6 x16 插槽。 下行端口：4个 MCIO Gen6 x8 接口，总下行带宽48 Lane。 管理接口：两个 Type-C，其中一个连接MCU以供远程管理。 电源接口：PCIe 5.1标准供电口，接入电源模组供电。 三、系统连接与扩展结构 1. 下游设备连接概览 右侧Switch连接了多种下游设备，展示Gen5与Gen6的混合拓扑： CXL Gen5 x16存储设备： 通过MCIO Gen5 x8 延长线 → 转板 → PCIe Gen5 x16插槽 → CXL盘（EDSFF接口）。 铠侠（Kioxia）E3 SSD盘： 通过Y型MCIO x8线分为两个EDSFF x4接口，实现双盘连接。 NVIDIA CX8 800G网卡（Gen6 x16）： 通过两个MCIO Gen6 x8接口 → 转板 → 小型机箱方案连接。 该机箱带独立电源与风扇散热，确保供电稳定。 CX8网卡为单光模块800G规格，也可选择双400G模块版本。 2. 设备配电与上电顺序 需先为Switch和外接设备供电，再启动主机，以确保PCIe枚举正常。若顺序错误，系统可能无法识别Switch。 四、链路状态与LED指示说明 Switch卡上有两种指示灯： 绿灯：供电状态。闪绿灯表示电源正常；红灯代表供电异常。 蓝灯：链路状态。 常亮：链路已建立，达到当前代速率。 闪烁：速率较低或未完全建链。闪烁速度由Gen1到Gen5逐渐加快。 实际观测结果 上下两张Switch之间链路为Gen6 x16。 下方Switch与CX8网卡链路为Gen6 x16。 下方Switch与CXL盘链路为Gen5 x16（因设备限制）。 因此，系统中实现了两个完整的Gen6链路。 五、软件管理与链路验证 1. 远程管理软件 使用Switch自带的串口管理软件（COM3、COM4分别连接两张Switch）。 通过命令 showport 查看端口速率。 结果显示： 下方Switch： 金手指：Gen5 x16（主板限制） 上行Port80：Gen6 x16（连接另一张Switch） 左侧Port112：Gen6 x16（连接CX8） 右侧Port128：Gen5 x16（连接CXL盘） 上方Switch： 金手指：Gen6 x16（连接下方Switch） 右侧Port128：Gen5 x4（连接E3 SSD） 2. Linux系统验证 在系统层面，通过lspci -vvv命令确认： 系统识别出三类设备：CXL盘、铠侠SSD、Mellanox CX8网卡。 链路速率与前述分析一致。 Gen6链路建立成功，网卡状态为“OK”。 六、实验结果与结论 成功构建Gen6链路： Switch间：Gen6 x16。 CX8网卡：Gen6 x16。 兼容性验证： 系统可同时支持Gen5与Gen6设备混接。 管理软件及LED指示与实际链路状态一致。 散热与温控： 红灯提示Switch温度约50℃，属可接受范围。 建议在长时间运行时提供额外散热。 七、视频演示总结 本次演示清晰展示了基于Broadcom 90144芯片的PCIe Gen6 Switch组网方案，证明其： 具备稳定的Gen6链路能力； 可与Gen5设备兼容； 支持CXL设备、NVMe SSD与高带宽网卡等多类设备； 可通过MCIO与EDSFF灵活扩展下游设备数量。 该系统方案为未来Gen6/CXL测试平台、JBOF存储机柜、AI训练服务器互联提供了重要的验证基础。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

I3C作为带外管理从10几年前就有规范了，但是业内采纳非常缓慢，这几年慢慢有些设备支持该I3C作为带外管理了，例如PCIe 6.0 SSD等，包括SanBlaze的PCIe 6.0 SSD tester都支持I2C/I3C管理的测试了，还有SerialTek PCIe 6.0的协议分析仪和训练器也都支持I3C解码和仿真，分别参见下两个图片。 我们今天就来演示一下Samsung PCIe Gen5 SSD的I2C/I3C带外管理，通过一个高清视频让你获得一个直接的感性认识。首先我们来简单介绍一下I2C和I3C的基本区别。 I²C 和 I³C 的针脚数基本相同——它们都只需要两根主要信号线： SCL（时钟线） SDA（数据线） 两者的接口都是 两线总线，再加上电源和地，所以最小连接一般就是 VCC、GND、SCL、SDA 四个针脚。 具体差异 I²C：最经典的四针用法（VCC、GND、SCL、SDA），在复杂系统中可能还会配合使用 INT、RESET 等额外信号针脚，但不是总线必需的。 I³C：为了兼容 I²C，针脚定义保持一致（SCL、SDA 共用）。不过在 I³C 中，SDA 线除了数据传输，还可以在必要时用于 动态寻址、带外中断（In-Band Interrupt, IBI）和多主仲裁。因此 I³C 在逻辑功能上更强，但物理针脚数量不变。 总结 ✔️ 在最小实现下，I²C 和 I³C 的针脚数量是一样的：都是两根信号线（加电源和地）。✔️ 差异主要在协议和功能层面，而不是针脚数。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 以下是基于上面的视频整理出的完整的一个总结供参考。 SANBlaze 与 SerialTek Analyzer SMBus 管理演示总结报告 一、演示背景与设备简介 本次视频展示了 SANBlaze DT5 PCIe 5.0 桌面级测试平台 与 SerialTek 协议分析仪 的联合演示，核心主题为 NVMe SSD 的带外管理（Out-of-Band Management）——SMBus 机制的应用与验证。 SANBlaze DT5：支持多种形态的 PCIe 5.0 设备，包括 U.2/U.3、EDSFF（E1.S/E1.L/E3.S/E3.L）、M.2，以及 AIC 插卡。 SerialTek Analyzer：用于捕获和解码 PCIe 数据与 Sideband 信号，包括 SMBus/I²C 线路上的带外管理通讯。 该演示主要针对 企业级 SSD 的 NVMe-MI 管理接口（Management Interface） 测试，展示了如何同时利用 SANBlaze 的测试软件与 SerialTek 的信号分析硬件，对 SMBus 通讯进行验证与抓取。 二、测试架构与信号路径说明 设备连接架构 测试盘：三星 PM1743 PCIe 5.0 ×4 企业级 SSD。 主机：SANBlaze DT5 设备作为 Host。 信号路径： Host ↔ Interposer ↔ SSD。 Interposer 将 PCIe 主链路信号（×4 Lanes） 与 边带信号（Sideband） 同时引出。 SerialTek 分析仪通过 Upstream/Downstream 通道实时捕获这些信号。 SMBus 的走向 SMBus 是通过盘上 I²C 总线 的两根线（SCL/SDA）实现。 该总线用于 SSD 的带外管理，不依赖 PCIe 主信号路径。 通过 Interposer 的 Sideband 线引出至 SerialTek 分析仪端口，实现同步监控。 信号速率 I²C / SMBus 通讯速率约 100 kHz，相比 PCIe 主通道低得多，主要用于设备识别与状态管理。 三、实验步骤与过程 盘的配置与识别 在 SANBlaze 的 Express Manager 界面中，识别出 SSD 型号、序列号、固件版本及电压（如 11.865 V）。 系统确认链路协商成功（Gen5 ×4），Activity 灯闪烁表示数据包传输正常。 加载 SMBus 测试脚本 通过 NVMe_MI → SMBus → Lockdown 等脚本，执行 SMBus 管理命令。 测试脚本会通过 I²C 总线向 SSD 发送 NVMe-MI 命令集，包括 Identify、Status、Firmware 等操作。 数据抓取与解码 MCTP NVMe MI Command SMBus Identify Device VDM（Vendor Defined Message）帧结构解码。 SerialTek 分析仪实时捕获双向（Upstream/Downstream）的数据流。 界面中显示了 TLP、Sideband、SMBus 数据帧的字节数与抓取比例（例如 12% 缓冲已使用，SMBus 抓取到 2 KB）。 捕获结果在 Transaction 视图中可直接看到 NVMe-MI 命令及响应解码，如： 结果分类与分析 PASS：命令执行成功并返回预期结果。 FAIL：命令被支持但返回异常数据。 WARNING：命令整体通过但部分字段存在告警。 可双击查看每条命令的时间戳、内容、错误码及具体失败原因。 四、带外（SMBus）与带内（VDM）管理对比 管理方式 通讯通道 特点 应用场景 带外（Out-of-Band） SMBus / I²C 速率低（100 kHz），主要用于设备信息查询、健康监控；不占用 PCIe 主通道 BMC 管理、服务器平台管理 带内（In-Band） PCIe 通道（VDM / MCTP over PCIe） 命令通过 PCIe 包传输，速率高；适合高速管理和控制 测试设备、验证平台等 SANBlaze 同时支持两种方式。其 FPGA 控制模块可模拟多种 PCIe 流量形态，灵活生成管理包，实现对 SSD 的全面带内与带外测试。 五、关键技术要点 NVMe-MI（Management Interface） 定义 NVMe 设备的统一管理命令集。 支持 SMBus 带外与 PCIe 带内两种路径。 SMBus/I²C 信号捕获 由 SerialTek 分析仪实现电气层监控与协议解码。 可验证盘端响应正确性及命令执行效率。 企业级 SSD 支持性 仅企业级 NVMe SSD（如 PM1743、DC 系列）具备 SMBus 接口。 消费级 SSD（如笔电用 NVMe）通常不支持此功能。 BMC（Baseboard Management Controller）角色 在服务器中充当 SMBus 主控（Master），负责 SSD、网卡、风扇等外设的监控与控制。 通过 I²C/SMBus 查询设备状态，实现远程管理和健康监控。 六、测试意义与工程价值 完整验证链路与命令层行为： 实时捕获 PCIe 数据与 SMBus 通讯，实现物理层到协议层的全链路验证。 带外管理的可视化分析： 通过 SANBlaze 的可编程脚本与 SerialTek 的解码视图，工程师可准确定位管理命令执行异常。 企业级 SSD 设计验证必备： 对研发工程师而言，此类带外管理测试是 NVMe 认证与出厂前一致性验证的重要环节。 未来趋势：向 I³C 管理演进 SerialTek PCIe 6.0 测试平台已支持 I³C 仿真与回放，兼容 I²C/SMBus， 代表未来数据中心设备的统一管理接口将逐步过渡到更高速的 I³C 总线。 七、总结 本次演示以 SANBlaze DT5 测试平台 为核心，通过 SerialTek 分析仪 成功展示了 SMBus 带外管理的抓取、分析与验证流程。 通过完整的硬件链路与软件脚本操作，清晰呈现了 NVMe-MI 管理命令的执行机制； 区分了带内与带外两种管理方式的本质区别与应用场景； 验证了企业级 SSD 对 SMBus 管理的支持情况。 结论： SMBus 带外管理是企业级 NVMe SSD 管理体系中不可或缺的一环，结合 SANBlaze 与 SerialTek 工具，可实现对 PCIe 通讯与管理命令的全方位观测，为高可靠性服务器和数据中心 SSD 的开发验证提供了关键手段。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我发现我们公众号的一些朋友可能平时没有机会接触很多IT硬件，包括服务器、工作站、存储系统、存储部件等，所以对于我们常说的一些常见接口没有个一个感性认识。我们今天将近40分钟的高清视频将通过Saniffer工程师讲解的方式“手把手”地教你认识这些计算机插卡、SSD/HDD以及线缆接口，通过展示实物样品并对比讲解，帮助你形成对各类接口的直观认知与技术理解。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 以下是根据我们上面的视频整理出的一个总结，概述了视频中讲解的主要接口类型、结构原理及使用注意事项，没有时间看视频的朋友可以直接看这里。 各类接口讲解总结报告 一、视频概览 本视频系统介绍了主流计算机与服务器中使用的多种接口标准，涵盖 PCIe AIC、EDSFF、U.2/U.3、SATA/SAS、M.2 以及 MCIO 等接口形态。通过展示实物样品并对比讲解，视频帮助观众形成对各类接口的直观认知与技术理解。 二、PCIe AIC 接口（Add-In Card） 规格分类： 四种常见规格：x1、x4、x8、x16。 “x”后数字表示数据链路宽度，即通道数。 结构特征： 左段：固定长度，用于供电与边带信号传输。 右段：根据带宽变化决定长度，用于数据传输。 接口通常分为两段： “金手指”是接口触点区的俗称。 供电与信号： 左段含 12V 电源针脚与 SMBus 辅助管理信号。 A 面与 B 面针脚数目略有差异（如 A 面 2 根、B 面 3 根供电针脚） 三、EDSFF 接口（Enterprise & Datacenter Standard Form Factor） 规格对应关系： 1C = PCIe x4 2C = PCIe x8 4C = PCIe x16 4C+ = x16 加扩展边带信号触点 设计要点： 每增加“C”，意味着金手指段数增加，从右向左逐步扩展。 4C+ 较 4C 多出一段边带信号区。 使用注意： 部分 1C 盘缺乏防呆结构，插反可能导致供电短路。 可通过箭头标识或触点偏移位置辨识正反方向 四、U.2 / U.3 接口 兼容性与差异： 外观上 U.2 与 U.3 几乎一致，仅针脚定义不同。 可支持 PCIe x4、SAS、SATA 多协议。 背板兼容性需控制芯片识别盘类型。 与 SATA / SAS 的物理对比： SATA：中间有缺口。 SAS：中间凸起但无针脚。 U.2/U.3：凸起区域带针脚分布。 背部针脚分布是区分关键 五、M.2 接口 应用场景： 常见于笔记本、轻量服务器。 取代旧式 2.5 寸 SATA SSD。 结构与键位类型： B Key（旧式 SATA/PCIe x2） M Key（PCIe x4） A/E Key（常用于无线网卡或蓝牙模块） 新版高性能 SSD 多采用 单 M Key。 尺寸规格： 常见长度：2230 / 2242 / 2260 / 2280 / 22110（单位 mm）。 数字含义：前两位宽度、后两位长度（如 2280 = 宽 22mm、长 80mm）。 技术细节： 不同 Key 位可通过针脚数（如 B Key 6 根，M Key 5 根）区分。 双面针脚数可能不一致，需双面核对以防误判 六、MCIO 接口（Mini Cool Edge IO） 特征： 服务器内部高速互联常用标准。 与 AIC/M.2 不同，无明显防呆 Key；接口线排列整齐。 通道规格： 124PIN 版本减少部分边带信号。 148PIN 版本保持双 X8 对称长度。 X4、X8、X16 三种主流带宽。 X16 又细分为 124PIN 与 148PIN 两种版本： 应用示例： 可用于 GPU、SSD、Switch 或网卡互联。 可通过转接线实现 MCIO ↔ U.2 等接口转换 七、转接与兼容性说明 常见转接线与卡： MCIO X4 ↔ U.2 转接线（附带 SATA 电源头供电）。 U.2 ↔ AIC 或 M.2 转接卡等多种形态。 背板兼容策略： 同形态不代表可混插。 不同协议（PCIe / SAS / SATA）需主板或控制芯片识别支持。 八、总结与实践建议 识别原则：优先看物理形态与金手指段数； 防呆意识：切勿凭肉眼方向插入，必须依据箭头或规格书； 兼容风险：U.2/U.3/SAS 外观极似，必须确认协议与针脚定义； 工程应用： AIC 用于 GPU/加速卡； EDSFF 用于企业级 SSD； M.2 适配笔电与嵌入式设备； MCIO 用于服务器高速背板互联。 九、结语 视频从外观到电气特征，对业界主流接口体系进行了系统化讲解。通过对比分析可发现，各接口间的设计演进方向是带宽更高、信号路径更短、模块化更强，同时也对装配规范与兼容性提出了更高要求。对硬件工程师与系统集成商而言，理解这些接口细节是保障设备稳定运行与高效调试的基础。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们今天要讲的是一款面向PCIe/NVMe/CXL验证测试场景的、号称业内首款的 PCIe Gen6 passive 8盘位 JBOF（Hydra）机箱，核心卖点是：把原来“摊在实验台上的一堆线+分线板+电源+风扇+Quarch模块”这种混乱的Gen6测试环境，收敛成一个结构化、可管理、带边带信号、带功耗监测、带自动化接口的小型机箱，用来做高带宽、可复现的验证。下面我来拆给你说。一、定位与目标场景这台设备的名字叫 8-bays Passive JBOF Hydra，本质上是给 PCIe Gen6 / NVMe / CXL 做测试用的 JBOF（Just a Bunch of Flash）/ 设备托盘，也叫盘柜。它不是普通存储阵列，而是为“验证/实验室/研发”定制的。官方强调是 “行业首款 Gen6 JBOF 方案”，说明它的设计重点在于 能在 Gen6 带宽下保持信号完整性（SI）和可扩展的测试结构。解决的问题：很多工程师在做 EDSFF E3 形态的 Gen6 SSD、CXL 设备验证时，桌面上都是分离的线缆、电源、PAM、风扇控制，很难稳定跑满 Gen6，还不方便自动化；Hydra 就是要把这些东西收口到一个可控箱体里。二、结构与形态（Architecture & Form Factor）它是 8槽（8-bay） 的设计，每个槽位都是 PCIe Gen6 x8、EDSFF E3 系列：支持 E3S 2T、E3L、E3L 2T，明确就是给最新一代 E3 盘/模块用的。最大的结构特点是：每个槽位都是独立的“paddle card”结构。也就是：主机箱里不是一块大背板，而是 8 张彼此独立的小卡，把信号拉到前面 E3 槽里。这样做有两个目的：SI 更好：单卡走线可控，减少多槽共板带来的串扰；可选型/可集成：可以在某张paddle卡上加 Quarch 的 PAM/Breaker 之类的东西，而不用改整机。每个槽位后面都给了 x8 Gen6 MCIO 连接器直接到槽位，这说明它是真正面向MCIO时代的Gen6测评，不是老的SFF-8639/U.2那套。三、连接与边带（Connectivity & Sideband）文档强调 “support for sideband signaling”，而且写得很具体：I²C with MCTP & I³C MCP，也就是说即支持最新的I3C，也支持兼容老的I2C用来做带外管理SMBus。这点非常关键：说明它不仅仅是“能插盘、能供电”，而是考虑到了 Gen6/CXL 这代开始更复杂的设备发现、管理通道；相比以前很多“简单外置盘盒”，它的边带能力更完整，可以更快轮询设备、改进设备发现。你要做自动化测试、做盘位状态灯、做故障注入、做带内+带外联合验证，这种完善的sideband就是基础设施。四、电源与散热（Power & Cooling）整机用 500W 电源，而且特别写了 staggered power-up sequencing（分时上电），这完全是测试思路：一次性给8块E3上电，浪涌和顺序都要可控。有 双 36 CFM 风扇，支持通过 CLI 调速（开/关、RPM 调整），配合机身的 presence / activity / pass-fail / error 前面板 LED，可以做实验室里需要的“看得见、控得了”的状态呈现。更细的是：每个槽位级别可以单独电源开/关、PERST#复位、disable，还能做温度、电流、电压监控，甚至能看到链路速率/宽度协商，这对做 Gen6/ CXL 的一致性或回归测试非常有价值。五、管理与自动化（mCPU Management & CLI Telemetry）机箱里有一颗 mCPU（管理控制器），而且是可升级固件的。这意味着这不是一个“纯被动铁盒子”，而是一个有管理面的测试夹层。它提供了 软件工具（Linux），既有 GUI 可视化，也有 Python library 可以做自动化脚本——这对你这种要接入自家测试链路、要把Quarch/SerialTek/SanBlaze结果统一到一套流水线里的团队来说，是最关键的点。CLI 能看到：风扇、槽位电源、reset、温度电压电流、链路宽度速度、SSD供电、双端口支持等——基本上是把原来工程师手动量、手动看log的部分，搬到一个可调、可采集的接口上了。六、与 Quarch PAM 的深度集成文档单独一页讲 Quarch Technology PAM Integration，说明这是这台设备的差异化亮点。做法是：在其中一张 paddle card 上直接焊/插 Quarch PAM 的专用 mezzanine，然后机箱后面暴露一个 USB-C 口，外面用 Quarch 的软件直接控。这样就不用再像以前那样：PAM 一台、被测盘一台、再拉一堆线，既影响SI又难看。优势：信号路径不被破坏：PAM 是在专用小板上走的，主数据路由保持Gen6质量；槽位级别的功耗/波形分析可以做到，非常适合做NVMe/CXL设备的功耗行为、掉电保护、异常上电的验证；更适合实验室自动化：你可以一边跑协议一致性/性能，一边抓电流波形。七、技术规格要点（汇总）结合文档里分散的信息，可以拉一版简要 spec：形态：8-bay 被动式 Gen6 x8 EDSFF JBOF支持介质：PCIe、NVMe、CXL接口形态：每槽 1× x8 Gen6 MCIO 直连支持 EDSFF：E3S 2T / E3L / E3L 2T板卡结构：独立 paddle card，支持带 Quarch PAM/breaker 的配置边带：I²C + MCTP，I³C MCP，提升轮询和设备发现电源散热：500W PSU，分时上电；双 36CFM 风扇，可CLI调速管理：mCPU，可固件升级；Linux GUI + Python 自动化库监测控制粒度：到“槽位级”——电源、PERST#、disable、温度/电流/电压、链路宽度/速度、SSD供电、双端口面板指示：presence、activity、pass/fail、error扩展能力：原生集成 Quarch PAM，后面板 USB-C 暴露控制口八、你可以怎么用这台设备结合我们公众号频道经常讲的 PCIe/CXL/NVMe 测试工具链（具体可以参考本文最后的链接下载我写的测试工具白皮书），这台 Hydra 可以配合下面的工具做测试：Gen6 SSD/CXL 模块的小规模验证架：把你的 E3 模块插进去，配合你已有的分析仪（SerialTek/Quarch/SanBlaze）做端到端验证；功耗与故障注入示范平台：利用它的槽位电源控制 + Quarch PAM，一次性进行热插拔、掉电、降压、突发功耗等；可拍照的“整洁实验台”素材：它本身是个规整机箱，比散线场景好看多了，适合PCIe Gen6实验室应该有的样子”；自动化流水线节点：Python 库 + CLI，把它挂到你们的测试服务器上，做夜间回归测试；推广“MCIO 时代”的线材/卡/背板生态：它全槽 MCIO x8 Gen6，非常契合我们现在经常讲的 MCIO/PCIe6.0 链路完整性话题。九、一句话总结这是一台把 Gen6 高速信号完整性 + 槽位级电源/复位控制 + 完整sideband + Quarch 功耗分析 + 自动化接口 全部打包进一个 8槽 EDSFF E3 Gen6 JBOF 小机箱里的实验室级设备，核心价值就是：让Gen6/NVMe/CXL的验证从“散乱的开放台式环境”升级到“可控、可测、可自动化的封装环境”。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们经常在Linux下面使用lspci -vvv -s b:d.f查看某个pcie device的状态，输出内容较长，其中最常看的就是Link status，这个一般简写为LnkSta，它的下面有6个参数的后面跟着”+“和"-"，这个是啥意思呢？如下LnkSta:   Speed 32GT/s, Width x8               TrErr- Train- SlotClk- DLActive- BWMgmt- ABWMgmt-其实，上面这一行是 lspci -vvv 输出中 Link Status (LnkSta) 字段的内容，属于 PCI Express Capability 能力块，用于描述该 PCIe 链路的当前运行状态。 我们来逐项详细解释：一、行的整体结构LnkSta:  Speed 32GT/s, Width x8              TrErr- Train- SlotClk- DLActive- BWMgmt- ABWMgmt-这一行属于 PCI Express Capability → Link Status Register 的解码结果。它描述了当前链路的运行速率、宽度，以及多个状态标志位。二、参数逐项解释1️⃣ Speed 32GT/s表示链路当前的传输速率（单位为 GT/s，即 GigaTransfers per second，每秒十亿次传输）。32 GT/s 对应 PCIe 5.0 规范的速率。各代速率参考：PCIe 代数速率 (GT/s)Gen12.5 GT/sGen25.0 GT/sGen38.0 GT/sGen416.0 GT/sGen532.0 GT/sGen664.0 GT/s（PAM4 编码）2️⃣ Width x8表示链路当前的通道数量。x8 说明该设备当前和对端建立了 8 lane（8 通道） 的物理连接。如果设备是 x16 插槽但只训练出 x8，就意味着只使用了 8 条通道，可能受限于主板布局、BIOS 或硬件问题。三、后续六个状态标志位详解这些标志位来自 PCIe Link Status Register (PCI Express Capability Register Offset + 0x12)，用于描述链路状态或控制标志。 “+” 表示该位被置位（=1），“-” 表示未置位（=0）。字段全称含义“+” 表示“-” 表示TrErrTraining Error链路训练错误标志。表示在 LTSSM（Link Training and Status State Machine）阶段检测到训练错误。链路训练时发生过错误。未检测到训练错误。TrainTraining当前链路是否处于“训练中”状态。链路正在重新训练（例如速率/宽度变化）。链路已稳定（正常工作）。SlotClkSlot Clock Configuration指示设备与上游是否使用相同参考时钟（RefClk）。使用相同的时钟源（共用参考时钟）。不共用时钟（异步时钟）。DLActiveData Link Layer Active数据链路层是否处于活动状态。链路已建立并处于活动传输状态。数据链路层未激活（链路断开或休眠）。BWMgmtBandwidth Management Status链路带宽管理状态。最近检测到链路带宽变化事件（例如链路速率或宽度变化）。没有检测到带宽变化事件。ABWMgmtAutonomous Bandwidth Management Status自动带宽管理状态。设备或系统自动调整过带宽（PCIe 4.0+ 引入）。未发生自动带宽调整。四、符号意义总结符号含义“+”该状态位为 1（active / true / detected / enabled）。例如：检测到错误、链路在训练中、共享时钟存在、带宽变化发生等。“-”该状态位为 0（inactive / false / none / disabled）。表示未检测到、未发生或未启用该状态。五、综合举例说明你的输出：LnkSta: Speed 32GT/s, Width x8        TrErr- Train- SlotClk- DLActive- BWMgmt- ABWMgmt-解释为：当前链路以 PCIe Gen5 (32 GT/s) 速率运行；有效宽度为 x8；未检测到链路训练错误；当前链路训练已完成；未共用主板参考时钟；数据链路层未激活（这通常意味着设备可能在 D3hot 或 D3cold 电源状态）；未发生带宽管理或自动带宽调整事件。如果其中出现例如：LnkSta: Speed 16GT/s, Width x16, TrErr+ Train+ SlotClk+ DLActive+ BWMgmt+ ABWMgmt-那就表示：当前正在链路重新训练；检测到训练错误；链路处于活动状态；正在带宽调整；使用共用时钟。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们作为业内最先收到Spark主机的公司，上周四已经简单写了一篇《Nvidia DGX Spark上海首台开箱视频》，并且于周末做了初步测试，计划安装几种最常见的推理应用，但是目前由于网络连接的情况碰到一些问题，我们计划后续再写写作为普通用户使用Spark可能碰到的问题。一个惊喜发现是该Spark内部安装了一个Samsung PCIe 5.0 M.2 SSD (4TB）。我们今天下面的视频是一个老外拍摄的基本的一个实操视频和讲解，很接近我们周末测试的情况，大家可以先看一下该高清视频以及总结。 为了方便工程师观看，我们针对本期视频并处理添加了中、英文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 NVIDIA DGX Spark 本地 AI 计算平台使用体验总结报告 一、总体印象 本视频围绕 NVIDIA DGX Spark 的性能与应用体验展开，展示了其在本地运行大语言模型（LLM）方面的巨大优势。主讲人强调，即便在没有联网、无需云端依赖的条件下，这台配备 128GB 统一内存和 200GbE 网络接口的工作站，依然可以实现流畅的 AI 推理与部署体验，体现了其在 AI 本地化落地方面的强大能力。 二、硬件配置亮点 1. 核心配置 统一内存：128GB LPDDR5X 支持 CPU 和 GPU 共享访问 实现内存零拷贝、数据一致性 网络接口：200GbE 支持高速远程连接及集群化拓展 NVLink-C2C Grace CPU 和 Blackwell GPU 通过 Chip-to-Chip 高速互联 内存带宽高达 900GB/s 2. 能效比 官方数据表明 DGX Spark 性能功耗比极高，在同等能耗下具备更优推理能力。 三、应用体验与部署过程 1. 本地部署的语言模型测试 主讲人使用 DGX Spark 本地部署了开源大语言模型，并运行了文本生成任务。 整个交互过程无需联网，响应速度快，效果良好。 还展示了通过终端运行模型的场景，模型响应快速且准确，性能堪比中等云端配置。 2. 使用场景延展 适用于本地数据不出域的推理部署（如政府、医疗、芯片研发场景） 支持多用户并行使用，可作为 AI 推理服务器 适合教育、实验室等无公网条件下运行模型的需求 四、优势总结 优势类型 内容说明 ✅ 硬件性能 Grace + Blackwell 架构，支持高并发 AI 推理计算 ✅ 存算一体 统一内存设计降低数据搬运开销，提升吞吐量 ✅ 本地部署便捷 不依赖公网，具备完整本地化 AI 推理能力 ✅ 兼容性强 支持主流开源模型部署，如 LLaMA、DeepSeek、Yi 等 ✅ 节能环保 相较云端部署，能耗更低，适用于长时间运行模型 五、可能面临的挑战 起步成本较高，需一次性投入硬件预算 大模型初期部署需一定技术门槛（如 CUDA 驱动、模型优化等） GPU 加速调优过程仍需手动处理（如 FP16 支持、torch 配置） 六、适用对象建议 目标群体 适用理由 AI 初创公司 无需依赖云服务即可完成模型训练与部署 芯片设计企业 数据敏感、安全要求高，可本地进行算法验证与交互模拟 教育与研究机构 支持本地大模型教学实验，控制成本和隐私风险 嵌入式系统集成商 可作为边缘 AI 推理服务器部署在工业、安防、交通等场景 七、总结观点 DGX Spark 不仅是一台强大的 AI 工作站，更代表了本地 AI 计算平台的未来趋势：即具备高性能、低延迟、强隐私、低运维成本的统一 AI 平台。对于中小团队或数据敏感组织而言，它提供了一条无需依赖大厂云服务、独立控制模型推理能力的理想路径。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们有的时候在展会上，或者在数据中心看到的服务器上有个GenZ接口，会觉得很奇怪，感觉若有耳闻但是又觉得很模糊，市场上也偶尔听说一些GENZ的延长线，参见下面的示例：PCIe Gen5 MCIO 4x (SFF-TA-1016) 38P to GenZ EDSFF 1C (SFF-TA-1009) 56P Receptacle with 15P Power   SKU: MCIO5-4XSC-EDSFF-2X2-0.5M那么这个GENZ到底是个啥东西？长得和我们熟悉的哪个接口类似？其实，“PCIe Gen-Z”这个词其实容易让人误会，以为它是 PCIe 的某个代次（比如 Gen 6、Gen 7 之后的 Gen Z），但实际上它不是 PCI-SIG 定义的 PCIe 7.0 代号，而是一种完全不同的互连架构标准。下面我帮你把概念、历史和外形都讲清楚。🧩 一、Gen-Z 是什么？Gen-Z （全称 Gen-Z Interconnect）是由 Gen-Z Consortium（开放标准组织） 在 2016 年推出的一种高带宽、低延迟、内存语义互连（memory semantic interconnect）标准。它的设计目标是：“让 CPU、GPU、FPGA、加速器、存储设备（尤其是内存扩展设备）在一个统一的低延迟互连域中共享内存访问。”也就是说，它更像是 CXL（Compute Express Link）或者 CCIX 那一类“基于 PCIe 物理层的内存级互连协议”，而不是 PCIe 的代际延续。🧠 二、设计理念：与 CXL / PCIe 的关系项目PCIeGen-ZCXL发起组织PCI-SIGGen-Z Consortium（HPE、Dell、AMD 等）CXL Consortium（Intel 主导）目标通用 I/O 互连内存级共享互连基于 PCIe 物理层的内存级互连传输层PCIe Transaction Layer自定义 Memory Semantic Protocol三种子协议 (CXL.io / .mem / .cache)物理层PCIe PHY / SerDes可用 PCIe PHY 或 以太网-PHYPCIe PHY状态已广泛使用在 2021 年并入 CXL Consortium（Gen-Z 组织解散）继续发展到 CXL 3.1 （2025）简单理解：Gen-Z ≠ PCIe Gen Z。它是一个独立协议标准，最初想在 CPU 与内存扩展模块之间提供“直接负载-存储访问”（load-store access）。后来 CXL 崛起、并且 Intel + AMD + Arm + HPE + Samsung 等都加入 CXL 阵营后，Gen-Z 联盟在 2021 年 7 月宣布正式并入 CXL Consortium，Gen-Z 技术成为 CXL 生态的一部分。📘 所以现在市场上你几乎看不到新的 Gen-Z 产品，它已经被 CXL 吸收。🔌 三、物理外形长得像谁？Gen-Z 在硬件外形上主要使用两种连接方案，取决于速率和部署形态：场景典型连接器类型外观类似机内高速背板 / 主板内互连SFF-TA-1002 (U.3/ U.4 系列)看起来与 SFF-8639 / U.2 / OCP Link 系列非常像机间互连 / 线缆连接SFF-TA-1009（Gen-Z Copper Cable）外形与 MiniSAS HD / SFF-8644 或 OCP OpenHPC Cable 相似机架级系统Open Rack Gen-Z Backplane类似 SlimSAS / MCIO 系列多通道高速连接器在视觉上和 PCIe MCIO x8/x16 线缆 极其相似因此：🔍 如果你看到标着 Gen-Z 的线缆或插座，它通常看起来就像一根 SlimSAS 或 MCIO 线缆（SFF-TA-1002 标准），只是信号定义不同。⚙️ 四、技术指标（对应时代）速率：25 G / lane PAM4 起步，可扩展到 56 G PAM4（和 PCIe 6.0 类似）通道数：x1 ~ x16最大带宽（x16 @ 25G PAM4）≈ 800 GB/s 单向延迟目标：< 100 ns 级别（远低于 PCIe 的 µs 级）支持直接负载-存储操作（load/store access）、内存池化、内存分层这些特性其实就是后来 CXL 2.0 / 3.0 中 “Type-3 内存扩展设备” 概念的前身。🧾 五、历史结论时间事件2016HPE 牵头成立 Gen-Z Consortium2018发布 Gen-Z 1.0 规范2019与 OpenCAPI、CCIX 签署互操作倡议2021 7 月官方宣布并入 CXL Consortium，Gen-Z 组织解散2022 以后Gen-Z 接口与规范不再独立发布，新开发集中于 CXL 2.0 / 3.0✅ 六、总结一句话Gen-Z 不是 PCIe 7.0，也不是 PCIe 的代号。 它是 HPE 主导的一套“基于 PCIe 物理层的内存语义互连标准”，后来被 CXL 吸收。外形上，它使用 SFF-TA-1002 / 1009 系列连接器，外观与 SlimSAS 或 MCIO 线缆 非常相似。如今，CXL Type-3 内存扩展模块（E3.S、E3.L、OCP NIC 3.0） 等，实际上正是 Gen-Z 理念在 CXL 架构下的继承者。更多关于PCIe 6.0/CXL的测试工具和技术感兴趣的，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。