接着昨天的视频PCIe低功耗L1.2到底是个什么东东？（一）我们今天的高清视频（总计17分钟）来讲一下SerialTek PCIe协议分析仪抓到的的含L1.2低功耗trace文件，这个可以让你更加感性地增加对于L1.2的了解。 为了方便工程师观看，我们针对本期视频添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 PCIe L1.2 低功耗协议：一次完整的链路进入与退出过程解析 在移动端与笔记本平台广泛采用 NVMe SSD 之后，PCIe 的低功耗特性变得尤为重要。L1.1 / L1.2 是 PCIe 中最核心的深度节能状态，使系统能够在不传输数据时几乎关闭整个链路的发射端、接收端以及参考时钟，从而实现毫瓦级功耗。 本文结合抓取的真实 SerialTek PCIe Trace（低功耗 L1.2 场景），对链路如何进入低功耗、如何退出，以及整个 LTSSM 状态机行为进行逐步讲解。 一、整体界面与 Timeline：全局观察链路 60 秒行为 在本次示例中，我们记录了一段约 62 秒 的 PCIe 链路行为（CPU ↔ NVMe SSD）。界面上可以看到： 绿色代表 DLLP（Data Link Layer Packet） 蓝色代表 TLP（Transaction Layer Packet） 中间大片浅紫色区域代表链路进入低功耗 Idle（电气 Idle）状态 在 Timeline 视图中，Downstream/Upstream 的吞吐量以直观颜色亮度显示；移动鼠标滚轮即可快速放大查看数据传输细节。 二、L1.2 的本质：链路 TX/RX + RefClock + PLL 全部关闭 进入 L1.2 时，链路两端（CPU 与 SSD）会： 关闭 Transmitter（TX） 关闭 Receiver（RX） 关闭 Reference Clock（RefClk）输出 关闭 锁相环 PLL 因此，分析仪在该状态下“看不到信号”，从而无法建立时钟锁定。Trace 中这是以“未锁定（unlock）”状态呈现。 进入 L1.2 的标志事件为： Clock Request 拉高（表示请求进入低功耗） 从视频可以看到，当 Clock Request 拉高时，Timeline 上方出现浅色区域，即链路进入深度 Idle。 三、LTSSM 状态机呈现：Detect → Polling → Config → Recovery → L0 → L1 在 LTSSM（Link Training and Status State Machine）视图中，可以看到两端（Upstream/Downstream）分别呈现出： Detect Polling Configuration Recovery L0（正常传输） L1 Idle（低功耗） 在多数分析仪上，L1.1 / L1.2 无法完全区分，会统一显示为 L1 Idle。 四、链路如何退出低功耗（L1.2 → L0）？ 这是本次 Trace 中最核心、最精彩的部分。 当任一端（CPU 或 SSD）准备发数据时，需要： 步骤 1：Clock Request 拉低（表示需要唤醒链路） Trace 中可以清楚看到： Clock Request 由 1 → 0，表示退出低功耗 链路两端开始重新启动 RefClk、TX/RX、PLL 步骤 2：参考时钟恢复需要一定延时 在分析仪界面测量得出： 从 Clock Request 拉低 到 RefClock 恢复并被分析仪重新锁定 大约需要 65 微妙左右。 这 65微妙 的延迟来自 NVMe SSD 的时钟恢复时间，是平台设计的重要特征。 步骤 3：链路自动进入 LTSSM Recovery → L0 RefClk 上来后，链路立即开始发送： TS1、TS2 Training Sequence Recovery.Lock Recovery.Speed 最终进入 L0 之后立即可以发 DLP 流控包、TLP(Packet)、Memory Write 等。 五、链路短暂唤醒：不到 1 毫秒的小规模传输 Trace 中显示，某些业务场景链路仅需要极短交换，例如写入少量 data。此时行为如下： L1.2 → L0 → 传输几包数据 → 立即回到 L1.2 字幕测得多次小周期： 973 微秒 874 微秒 939 微秒 也就是说： **链路从进入低功耗 → 唤醒 → 传数据 → 再进入低功耗 整个往返仅约 0.8–1 毫秒** 这种极短周期被称为： Frequent L1 Substate Flapping（频繁的 L1 出入） 非常典型于 NVMe 设备在系统启动、日志刷新等轻负载时的行为。 六、系统启动阶段：持续约 7–9 秒的大量传输 字幕中的笔记本电脑正在安装操作系统，因此 NVMe SSD 持续被访问。Trace 显示： L0 长时间保持 链路不断发送读写 TLP 没有进入低功耗的必要 测到持续活动时间：7 到 9 秒 这很好地展示了 操作系统启动阶段需要从SSD读取操作系统文件阶段的高 IO 密度。 七、L1.2 实际意义与工程价值 从本次 Trace 可以总结 PCIe L1.2 的几个关键工程特点： 1. 深度省电：TX/RX/PLL/RefClock 全部关闭 是 PCIe 最节能的状态。 2. 唤醒延迟时间：典型 60–70 us 适用于对时延不敏感的客户端/移动平台。 3. 短周期业务会产生频繁进出 L1.2 平台厂商需要在 BIOS/ASPM 中细致调优。 4. 分析工具（如 SerialTek）必须正确同步 RefClk 否则无法解析 Training、DLP、TLP。 5. 真实 Trace 可以观察到流控、唤醒、训练过程的精确时间 对验证 SSD、主控、Root Complex 的电源管理策略极其关键。 八、总结：一次完整、清晰的 L1.2 低功耗示例 本文结合实际 PCIe Trace，完整展示了： 链路进入低功耗（Clock Request 拉高 → RefClk/TX/RX 关闭） 链路退出低功耗（Clock Request 拉低 → RefClk 恢复 → LTSSM Recovery → L0） 0.8–1 ms 的短暂唤醒周期 长达 7–9 秒的持续传输场景 L1.2 对实际平台节能策略的重要性 通过这些实际时序，可以更清晰地理解 PCIe L1.2 的运行机制，为 消费类手机、平板电脑、SSD、笔记本厂商的调优和验证提供参考。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们常用的笔记本有的时候你会发现蓝屏，或者说崩了，除了操作系统、补丁包、应用导致的问题外，还有一块就是和笔记本里面的M.2 NVMe SSD有关。当操作系统要写东西到SSD发现不通了， 可不就直接蓝屏、死机了嘛！大品牌的SSD低功耗测试这块做得相对好很多，很多小品牌，或者使用不知名品牌主控的SSD就容易出这些问题。 再仔细深究一下，除了M.2 SSD本身有问题外，还有相当大的一部分原因就是SSD"进入"低功耗L1.2，然后需要双向通讯（CPU <--> M.2 SSD)的时候“退出”低功耗L1.2出现问题，导致CPU找不到SSD。 其实，这个不仅仅是我们经常用的笔记本电脑有这个问题，各种高速的消费类产品都有PCIe低功耗这个问题，包括使用BGA SSD的手机，Pad/平板，以及使用M.2接口进行通讯的非SSD应用等等。只要使用PCIe协议一定会相当频繁地进/出L1.2低功耗。 我们将通过两期文章，结合SerialTek PCIe 5.0协议分析仪的高清视频讲解，让你成为掌握L1.2低功耗技术的专家。 今天视频拍摄时间很紧张，由于时间关系我们本期视频未添加中文字幕供，但是下面的文字是针对该视频的尽量清晰的总结供参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面是我们本次使用的测试的高清图片。   PCIe Gen5 协议分析仪实测：M.2 设备 L1.2 低功耗行为深入解析 （基于 ThinkPad X1 Carbon 实机演示） 本文结合实际演示环境与协议原理，完整解析了 PCIe M.2 SSD 在笔记本电脑中的 L1.2 低功耗行为，以及 SerialTek PCIe Gen5 协议分析仪如何稳定抓取“高频进出低功耗”场景下的链路信号与 TLP/DLLP 流量。下面的文字内容总结来自上述的实际演示的操作记录。 一、测试环境与硬件架构 1. 测试平台 主机：ThinkPad X1 Carbon（PCIe Gen3 x4 M.2 SSD 设计） SSD：原机 NVMe SSD，被移出用于串联协议分析仪 分析仪：SerialTek PCIe Gen5（具备独立高性能处理架构） Interposer：M.2 2242/2280 Host-Side Adapter + Device-Side Adapter（中间插入 Y 型高速线缆） Sideband：使用 Oculink 线缆抓取 CLKREQ#、PERST#、REFCLK、WAKE# 等信号 分析仪被串入 CPU ⇄ M.2 SSD 的 PCIe 通路，能同时抓取： 上下行高速链路数据（TLP/DLLP/Training） Sideband 边带信号（特别是 Clock Request） 这些信号组合可完整还原低功耗行为和链路训练过程。 二、为何笔记本必须频繁进入 PCIe 低功耗？ 手机（如苹果手机内嵌BGA NVMe SSD)、Pad平板、笔记本电脑的电池必须尽可能延长续航，在电池技术没有突破性进展之前，PCIe 设备设计为只要没有传输数据便立即进入 L1.x 低功耗状态，通常在 1 微秒以内 就触发，从而大大提供设备的待机时间。 三种 L1 低功耗模式 模式 说明 L1.0 最浅度的低功耗，部分电路仍工作 L1.1 更低功耗，PLL/时钟部分关闭 L1.2 最深低功耗状态，链路几乎全部关闭 现代笔记本几乎都会直接进入 L1.2。 NVMe Power State 与 PCIe L1.x 的对应关系 PS3 → L1.1 或 L1.2 PS4 → 必定进入 L1.2 于是链路呈现一种极高频率的行为： 每秒数千至数万次： 进入 L1.2 → 被唤醒 → 完成 LTSSM Training → 传输数据 → 再次进入 L1.2 这一模式对PCIe协议分析仪是极大的挑战。 三、低功耗进入/退出机制：Clock Request 的关键作用 低功耗控制包含两部分信号： 1. DLLP 的 Power Management Request (PM_Req) 用于通知对端进入低功耗。 2. Sideband 信号：CLKREQ# 这是最关键的信号之一： CLKREQ# = High（拉高） → 进入低功耗 CLKREQ# = Low（拉低） → 退出低功耗，准备训练链路 在 Trace 中可非常直观看到： 只要 CLKREQ# 拉低 → 马上开始 TS1/TS2 训练序列 随后进入 L0，传输少量 TLP，流量结束后立即再次进入 L1.2。 PCIe协议分析仪的sideband边带信号窗口能完整还原这一过程。 四、LTSSM 行为：从 L1.2 唤醒到再次进入 L0 进入 L1.2 后，链路等效于“冷却”状态，包括： TX/RX 全部关闭 PLL 关闭 REFCLK 可能被门控 因此唤醒时必须执行 完整或部分训练流程： 链路恢复路径（常见） L1.2 → Detect → Polling (TS1/TS2) → Configuration → Recovery → L0 此循环可能在一秒内发生数千次。 训练期间产生的 CRC error、8b/10b disparity error 等属于正常现象，并非链路质量问题。 五、为什么其他分析仪难以捕捉 L1.2 行为？ 视频里面特别强调了一点非常关键： 目前全球范围内只有SerialTek PCIe协议分析仪能够可靠捕捉高频率进入/退出 L1.2 的链路。 大多数分析仪会出现： 无法在 Training 瞬间锁定链路 丢包或解码失败 产生大量伪错误 在 L0 与 L1.2 高频切换时彻底失效 原因是： 训练窗口极短（微秒级） TLP/DLLP 零碎且高频 时钟恢复与锁相环变化极快 Sideband 与高速线必须同步解码 这正是低功耗调试领域的痛点。 六、实测 Trace 中的关键观察 以下基于演示捕获到的 5.25GB Trace 数据总结： 1. 开机阶段大量 Training 开机需要读取 Bootloader 与 Windows 系统文件 链路在一段时间内保持 L0，不进入低功耗 2. 进入 OS 后频繁进出 L1.2 一旦系统完成大批量 IO，链路开始 频繁进入低功耗 CLKREQ# 波形呈典型的“锯齿状”：拉高（L1.2）→拉低（唤醒）→训练→传输→再次拉高 3. 上下行流量不对称 Downstream（CPU → SSD）通常读操作更多 Upstream（SSD → CPU）则反馈数据与 Completion 4. Training 信号与错误均正常 Training 期间黄色标记、CRC 或其他 error 属正常协议行为。 这些观察在 Sideband/TLP/DLLP 窗口中均可完整复现。 七、关键知识点总结 1. L1.2 是笔记本 PCIe 的默认低功耗模式 为了节省电量，链路会在 每一次短暂停顿后立即进入 L1.2。 2. 唤醒链路需要完整 training TS1/TS2 是恢复链路的必须步骤。 3. Clock Request 是判断低功耗行为最关键的信号 几乎可以凭 CLKREQ# 判断每一次进出低功耗。 4. PCIe分析仪能力要求极高 必须同时满足： 高速 AFE + 超强 CDR（锁相能力） 对上百次/秒 Training 的实时锁定能力 对 Sideband 与高速链路的同步采集 内部独立 CPU/GPU 级处理能力（避免 PC 解码过慢） 5. M.2 Interposer 的信号完整性要求极高 包括： 短走线设计 阻抗控制 GND 参考一致性 否则 Training 极易失败。 八、结语 M.2 SSD(或者其它基于M.2接口的低功耗外设)在笔记本电脑中日常运行时，会呈现一种“极高频率的低功耗跳变”行为： 不断在 L0 ↔ L1.2 之间切换。 这种复杂行为目前在全球范围内只有SerialTek的高端 PCIe 分析仪能够长时间正确捕获并解码。通过本次 ThinkPad X1 Carbon 的实机演示，我们真实呈现了： 低功耗为何如此频繁发生 链路训练如何在微秒级执行 Sideband 信号与高速链路如何协同工作 分析仪如何避免丢包、伪错误与链路丢失 该流程对于调试 PCIe 低功耗、M.2 性能问题、功耗优化、系统不稳定问题（如黑屏、睡眠唤醒慢）都具有重要参考价值。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们经常在Linux里面使用lspci插卡某个pcie device 的b:d.f值，那么这个BDF （bus:device.function）值在系统化阶段是如何分配的呢？下面的文章将简要分析一下我们常用的电脑在启动过程中是如何进行pcie device枚举，发现每个device，同时给每个device分配合理的b:d.f的，我们将通过举几个和pcie device交互的例子说明。有的朋友可能会问，该枚举是在link up进入L0，然后协商flow control等信息link logically up之后做的第一件事情吗？整个过程一般会持续多少时间，例如大概几百ms还是几秒钟？有的时候会卡住吗？会有timeout超时机制设置吗？如果路径中间经过pcie switch咋办？我们也会涉及一下上述内容。1. PCIe 设备枚举是在 BIOS/UEFI 的 PCI Bus Driver 完成的执行者：不是 PCIe 协议本身，而是 BIOS/UEFI 软件层（PCI Bus Driver）目的：发现所有端口下的设备，并给设备分配 Bus/Device/Function 编号与资源（BAR space）。PCIe 协议只负责：链路训练（TS1/TS2）、进入 L0、FEC、Lane Negotiation、Scrambling、Symbol Lock、Flow Control Credits 初始化等。设备枚举属于“configuration space access”，是软件行为，不是 PCIe 链路层功能。2. 枚举使用的底层 TLP 类型：Config Read/Write TLP很多工程师误以为 BIOS 枚举设备是通过 MemRd/MemWr TLP。✔ 正确：使用 Config Type 0 / Type 1 TLPType 0 Configuration Read/Write TLP：访问同一个 bus上的设备 (Device/Function)Type 1 Configuration Read/Write TLP：访问下层 bus（例如 PCIe Switch 下的子 Bus）例如 BIOS 读 VendorID：下图是使用SerialTek PCIe 5.0/6.0协议分析仪看到开机后CPU发了第一个MesD_local后大概过了400ms进开始进行pcie device枚举的过程。3. 枚举触发条件：必须等到 PCIe Link 进入 L0 并完成 Flow Control 初始化PCIe LTSSM：DetectPolling（TS1/TS2）Configuration（TS1/TS2 + Lane/Speed negotiation）RecoveryL0  🔥Flow Control 初始化（InitFC1 / InitFC2）链路逻辑 UP✨ BIOS 只有在 Link Training 完全结束、进入 L0、FC credit 也 ready 后才可以开始发 PCIe TLP。因此：✔ 设备枚举是 Link Up 完成后的第一批软件操作之一。4. B:D.F 分配规则（直连设备）Boot 时，BIOS 从：Bus 0 → Device 0–31 → Function 0–7依次尝试访问：若设备不存在： → 返回 0xFFFF_FFFF若设备存在： → 返回 VendorID / DeviceID示例：CPU Root Port 直连设备假设 CPU Root Port 出现在：BIOS 识别这是一个 PCIe Root Port，于是给这个 Root Port 下的新 Bus 指定一个编号：然后 BIOS 开始扫描 Bus = 1 的设备。5. 通过 PCIe Switch 的 B:D.F 分配流程假设结构：枚举过程：Root Port 被枚举（Bus 0, Dev x）BIOS 分配 Secondary Bus = 1BIOS 在 Bus 1 读 VendorID发现这是 PCIe Switch（Device=0x10B5 for PLX/Avago/Broadcom）配置 Switch 的 Primary/Secondary/Subordinate Bus对每个 Downstream Port 再给一个新 Bus 号，例如：BIOS 再依次扫描 Bus 2、Bus 3、Bus 4、Bus 5…6. 与 PCIe 设备交互的典型发现例子例 1：读 VendorID（识别设备类型）BIOS 发：Config Read Type 0 (0:1:0 offset 0x00)返回：→ 说明这是 Intel 网卡。例 2：读 Class Code（判断是否是 Switch、NVMe、GPU、NIC）值示例：Class Code设备类型0x010802NVMe0x030000VGA / GPU0x060400PCIe-to-PCIe Bridge (Switch)0x0C0330USB 3.0 controllerBIOS 根据 Class Code 决定如何深入扫描。例 3：读 BAR（请求资源）BIOS 写 BAR = 0xFFFF_FFFF，然后读回来。如果设备返回：→ 表示需要 4KB MMIO BAR space。BIOS 用此信息分配地址。7. 整个枚举过程一般耗时多久？典型耗时（服务器或 PC）项目耗时PCIe Link Training (TS1/TS2 + FEC lock)5–50 ms PER PORT枚举、高级扫描、BAR 分配10–200 msPCIe Switch 多层拓扑最多 300–800 ms总计通常：100ms~1 秒之间。如有大量 Switch + 多层拓扑（大服务器系统）可能达到 2–3 秒。8. 会卡住吗？是否有 timeout？✔ BIOS 有严格 timeout 机制：常见超时：配置读超时（无响应设备 → 返回 0xFFFF_FFFF）Link Training timeout（链路一直在 Recovery 状态 → UEFI 有 100ms~500ms 的重试）BAR 分配失败（MMIO 资源不足）设备用 DPC / LTSSM 死循环导致 Root Port 死等典型值：Link Training Timeout：100ms~500msConfig TLP Timeout：20ms~50msSwitch 热插拔端口 Recovery 超时：≈100 ms因此：✔ 枚举大概率不会“无限卡死”，都会降级、跳过设备、或者报错继续。9. 为什么偶尔枚举失败？工程师常碰到：Retimer/Switch training 不稳定 → link 一直在 Polling/Recovery 循环BIOS 没有足够的地址空间分配给 BAR（尤其 GPU 或 SmartNIC）PCIe device 还没上电 or VSEC 读不到FLR resetting 需要时间这些都会导致“有时能枚举、有时不能枚举”。10. 流程总结图11. 关键问题回答总结你的问题回答枚举是通过 TLP MemRd 实现的吗？❌ 不是。使用 Config Read/Write TLP枚举何时发生？Link Up → Flow Control Ready 之后立刻进行枚举耗时多少？100ms ~ 1 秒（大型系统可达 3 秒）会卡住吗？有 timeout，会跳过问题设备如何为 switch 分派 B:D.F？BIOS 为每个 downstream port 分配一个新的 Bus number，递归扫描和直连设备的差异？增加 Type1 Config TLP，并分层 bus 扫描结构更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

昨天发的一篇文章《PCIe 里的 RefClk (Reference Clock) 到底是干什么的？》有一张附图如下，有些朋友问到SerialTek PCIe 5.0/6.0协议分析仪监控的这个US PCIe Reference Clock Locked和DS PCIe Reference Clock Locked到底是什么意思？其实，在 PCIe 协议分析仪、链路训练日志、PHY 状态机输出里，确实经常会看到类似：US PCIe Reference Clock LockedDS PCIe Reference Clock Locked很多工程师第一反应是 “US = Upstream？DS = Downstream？”， 但 这里的 US / DS 根本不是数据链路里的 Upstream / Downstream 含义。✅ 先说结论在 RefClk 相关指标里，US / DS 表示的是两条差分线立在芯片内部的两个接收路径： Up-Stream CDR path = US Down-Stream CDR path = DS 它不是 PCIe 拓扑里的 Upstream Port / Downstream Port！换句话说：US Clock Locked = 芯片内部用于“向上传给内部 PLL / CDR 的 refclk 接收路径”取得锁定DS Clock Locked = 芯片内部用于“向下给 SerDes Tx/Rx 用的 refclk 路径”取得锁定很多 PHY 内部会把同一对差分时钟 拆成两个不同用途的 clock domain，分别给不同的逻辑模块使用，因此会有两个锁定状态。它和 PCIe 拓扑方向完全无关。⭐ 为什么会出现 US / DS 两个“Locked”状态？PCIe PHY 通常包含：① 一个或多个 PLL / LC-tank / CDR，用来生成高速串行线的 bit rate（例如 16GT/s, 32GT/s）这些 PLL 需要一个参考时钟，有的芯片内部把同一个外部 refclk fanout 成多个内部路径。② 数字逻辑侧需要另外一个 refclk 或衍生时钟（给 LTSSM、逻辑计时器等）为了避免时钟域交叉、减少 jitter 注入，设计上可能将时钟树分为 US 与 DS 分支。因此：US refclk = 用于 PHY CDR / SerDes 主链路DS refclk = 用于逻辑、控制器、PCIe 链路管理域 （不同厂家命名略有差异，但都是内部不同 clock domain）于是，PCIe分析仪就会把这两条内部时钟的锁定状态分别标出来。⭐ 那为什么PCIe协议分析仪要标这么细？因为 refclk 对 PCIe 链路训练极其关键：如果 US RefClk Locked = No → CDR 无法锁定 → Link Training 永远停在 Polling 或 Detect如果 DS RefClk Locked = No → 逻辑域定时异常 → LTSSM 状态机跑不稳、训练后报错、掉 link、或者 error 频繁所以工具把两条时钟锁定分开显示，便于 FA（故障分析）。⭐ 那 Upstream Port / Downstream Port 是什么？PCIe 拓扑定义里：Downstream Port (DSP)：在 RC / Switch 侧Upstream Port (USP)：在 Endpoint / Switch 上行端这是数据链路方向，与 RefClk 完全不是一个维度的概念。RefClk 根本不按 Upstream/Downstream 方向传输， 它只是 从 clock 源扇出到各个 device 的差分时钟对。所以：“US PCIe RefClk” ≠ Upstream Port 的 refclk “DS PCIe RefClk” ≠ Downstream Port 的 refclk这两个指标根本与拓扑无关，只是 PHY 时钟树内部的分支名称。✔ 总结为什么分析仪上 RefClk 会显示 US / DS？ 因为 PHY 内部将同一个外部 100 MHz RefClk 拆成不同用途的时钟域（一般用于 CDR 与逻辑）， 因此工具会分别显示：US RefClk Locked：高速串行侧 PLL / CDR 是否锁定DS RefClk Locked：逻辑域或下游时钟域是否锁定这两个 US/DS 都不是 PCIe 拓扑（上/下游端口）含义，只是内部时钟树命名。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们之前做过多期针对各类标准接口的电压、电流、功耗、sideband边带信号进行实时监控、回溯分析的视频，感兴趣的朋友可以搜索我们的公众号Saniffer查询关键词PAM。今天专门再针对PCIe 5.0 x16插卡类产品做了一个8min的高清视频介绍，方便一些之前没有看过演示的朋友熟悉这类验证测试是业内公司都是如何进行的。 为了方便工程师观看，我们针对本期视频添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 全面解读 Quarch PAM：PCIe 电压、电流、功耗与边带信号的可视化分析利器 在高速接口测试与系统稳定性验证中，电压、电流、功耗与边带信号（Sideband） 的可视化量测往往是定位深层问题最关键的手段。来自英国 Quarch 的 Power Analysis Module（PAM） 正是为此而生，它可以在不影响链路正常运行的前提下，透明地监控 PCIe 设备运行时的各种物理层信号。 本文将带你完整理解 PAM 的结构、连接方式、使用方法和典型场景，帮助工程师在复杂 PCIe 环境中快速定位问题。 一、PAM 是什么？能做什么？ PAM，全名 Power Analysis Module，是一套用于 PCIe 设备的： 电压量测 电流量测 实时功耗监测 Sideband 信号监控（PERST#、CLKREQ#、WAKE#、SMBus/I²C 等） 实时波形记录 长时间追踪分析（可持续数小时乃至数天） 它的最大价值在于： 插在 PCIe 主板与设备之间，却几乎不影响链路训练和性能。 这使得工程师可以在真实运行环境（例如主板 + PCIe Switch）下准确还原各种疑难问题。 二、测试环境搭建：PAM 如何串接？ 本期的视频示例采用以下配置： 1. 主机与设备 ASUS X670E 主板（PCIe 5.0 x16） PCIe Gen5 x16 Switch 卡 2. PAM 专用治具卡 型号：QTL2912 / 2910-02 Gen5 PCIe x16 PAM fixture 下端插主板 x16 插槽 上端连接测试中的 PCIe Switch 卡 3. PAM 管理模块（小盒子） 型号：QTL2312-01 提供 USB/Ethernet 输出，将量测数据转换为数据包传输给 PC 4. 数据链路 治具卡（监测点） → USB Type-C → PAM 控制模块 → USB → PC（Power Studio 软件） 整个串接链路不改变 PCIe 协议栈、不影响链路训练，Switch 卡依然识别为： PCIe Gen5 x16 宽度 可正常枚举与读写 三、Power Studio：核心数据界面解析 PC 端使用的是 Quarch Power Studio 1.49，功能包括实时图表、标注、统计等。  下面总结界面中的关键信息： 1. 实时电压 / 电流 / 功耗监控 右侧实时数据显示： 12V 与 3.3V 电源电压 不同时间点电流变化 自动计算功耗（V×A） 适合快速观察设备瞬时与长期功耗变化。 2. Sideband 信号监控 例如： PERST#：PCIe 复位 CLKREQ#：时钟请求 WAKE#：设备唤醒 SMBus/I²C：管理信号 信号高低电平清晰可见，数字信号对应： 0 = 低电平 1 = 高电平 在处理神秘复位、链路掉线等问题时非常关键。 3. 实时波形图 波形图持续滚动，可追踪 几十分钟、1 小时乃至多天、几周的运行情况。 用户可对感兴趣区域进行： 拖拽放大 查看波形细节 两个箭头测量时间差 Δt 上下箭头测量幅度差 这些操作对于分析： 电源启动顺序 Sideband 信号时序 功耗突增/突降事件 非常重要。 四、为什么 PAM 特别适合长时间问题定位？ PAM 允许连续记录多天，几周，几个月，这是许多仪器无法做到的。 典型长时间问题包括： ① 随机 PERST# 拉低 例如运行 3 小时 15 分 18 秒后突然 PERST# 出现一次拉低 → 系统复位 PAM 可以精准抓到该事件发生时刻，帮助判断： 是系统故障导致？ 还是工程师主动操作？ Switch 或 Endpoint 是否发生了异常复位？ ② Sideband 信号抖动或异常 如 WAKE# 间歇拉低导致系统睡眠/唤醒异常。 ③ 电流突变导致的掉线 例如突发高功耗导致主板瞬时断电或 OCP，PAM 的实时波形可还原整个事件。 五、高级功能：采样精度与标签（Tags） PAM 的采样周期支持： 4 μs 16 μs 100 μs 1 ms（默认） 10 ms 1 秒 最高可达 4 微秒级采样，适用于高精度时序分析。 标签（Tags）功能则可用于： 标记关键事件 撰写分析报告 对比不同波段的数据 六、对 PCIe 链路无影响的透明量测设计 视频中通过 LSPCI/LSI 工具确认：  PCIe Switch 链路仍正常运行 保持 Gen5 x16 枚举、读写均不受影响 这意味着工程师可以放心将 PAM 置于测试链路中长期运行。 七、适用场景总结 PAM 非常适合以下工程应用： ✅ 系统验证 观察 PCIe 设备在不同负载、温度、供电条件下的真实功耗变化。 ✅ 稳定性测试 追踪是否存在间歇 Reset、WAKE、CLKREQ 等信号异常。 ✅ 新产品 Bring-Up 分析 PCIe 启动过程中是否满足电源序列与 Sideband 时序规范。 ✅ 复杂现场问题复现 长时间捕捉难以复现的问题，例如偶发掉线、端口死锁、功耗过冲。 八、总结：调试 PCIe 设备必备的分析工具 PAM 为工程师提供了一个： 透明 高精度 可长时间运行 兼容性良好 的 PCIe 电源与边带信号监控平台。 它让我们第一次能够 —— 在不破坏链路训练与数据通信的前提下 —— 完整观察 PCIe 设备运行时的真实时序与功耗行为，为定位复杂问题提供强大的工具支持。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们经常看到很多设备，包括示波器，PCIe协议分析仪可以监控sideband信号，包括RefClk信号，参看下图为SerialTek PCIe 5.0和6.0协议分析仪监控RefClk以及PERST#信号的情况，实际上该SerialTek PCIe分析仪可以监控所有的sideband信号，包括图片上显示的12V/3.3V功耗（电压、电流）。那么我们今天来看一下pcie插卡上面的reference clock的信号，电压，频率，差分信号等等，如何来测试这个信号？如果该信号不完全符合标准的电压等要求，对于下游downstream pcie device有什么影响等。一、PCIe 里的 reference clock 到底干什么？PCIe 链路本身是高速差分串行，每条 Lane 自己嵌入时钟（8b/10b 或 128b/130b 编码后由 CDR 恢复），传输数据时并不依赖外部 refclk。但 refclk 主要给两类东西用：给 SerDes PLL 提供基准频率（大多数实现是这样）：100 MHz 差分时钟进 PHY，PHY 内部分频/倍频 → 2.5/5/8/16/32 GT/s 等 Line Rate。给控制逻辑 / LTSSM / 计时器等数字部分提供主时钟（或用于生成这些时钟）。早期 PCIe 1.0/2.0 基本都是系统级共享时钟 (Common Refclk, SRIS=0)：RC（Root Complex）和所有 Endpoints 共享一套 100 MHz refclk；插槽上的 CLK+/- 就是 root 端 clock buffer 扇出的一路。后来 PCIe 3.0+ 之后多了 SRIS/SRNS（独立时钟） 模式：每个端点可以用自己的 100 MHz 或其他频率本振（通过 SSC 等保持频偏在规范内）；对 refclk 的布线拓扑要求就不一样了。你问的是“插卡上的 reference clock 信号、电压、差分信号，以及如何连接到对端”，主要就是指 Common Refclk 模式下 slot 上那对 100 MHz 差分时钟 CLK+ / CLK-。二、典型电气参数：频率、电压、差分特性1. 频率名义频率：100 MHz允许偏差：±300 ppm（具体看 PCIe Base Spec 和 CEM Spec，带 SSC 时会有额外的调制范围要求）。很多系统会加 SSC（Spread Spectrum Clocking）：一般是 −0.5% 左右下展宽调制，减少 EMI，但会让接收端的 CDR / PLL 设计稍微复杂一点。2. 信号制式常见几种：HCSL（High-Speed Current Steering Logic）这是最典型的 PCIe refclk 格式。端接通常是每根线对地 50 Ω（或等效）+ 电流源驱动。差分摆幅大约 0.7–1.0 Vpp-diff 量级（不同 clock buffer 会有略微差异）。LVDS / LVPECL / CML 等某些板级会把 HCSL 转换为 LVDS/LVPECL 等再送往芯片。CEM 规范更多针对 HCSL；板内可以做电平转换，但要保证接收端 sees 一个满足规范的差分时钟。在插槽层面，你可以简单理解为：PCIe slot 上的 CLK+ / CLK- 是一对 100 MHz 差分 clock，逻辑上类似 HCSL/LVDS 差分时钟，摆幅在几百 mV 到 1 Vpp-diff 之间。3. 差分信号的关键参数对 refclk 这种 低数据率（100 MHz）但对抖动敏感的信号，主要关心：差分摆幅 Vpp-diff（太小会导致接收器接收门限不够，太大则可能导致过冲 / EMI 问题）；共模范围（RC/EP PHY 输入的 common-mode 范围，一般几百 mV 到 1.x V 左右）；上升/下降时间（slew rate，需要足够快以保证有效时钟边沿，但不能过快以免产生过多 EMI 和反射）；周期抖动 / 周期–周期抖动 / 积分抖动（RMS、peak-to-peak 等）抖动直接决定 PLL 能否锁定，以及 SerDes CDR 的容差 margin；对称性 / 占空比（一般 50% ± 5–10%）。三、拓扑：refclk 是怎么“从 upstream 传到 downstream 的”？这里容易被概念混淆。简单区分：数据链路方向 (upstream/downstream)：Downstream Port：在 RC、Switch 侧（比如 Root Port、Switch Downstream Port）；Upstream Port：在 Endpoint / Switch Upstream 侧。Refclk 拓扑通常是 RC → 多路 clock buffer → 各个下游 slot / Endpoint。也就是说：refclk 从“更高层级”的 clock 源经过 buffer 扇出到每个 slot / 芯片， 并不是沿着 PCIe data lane 方向“上/下游传递”的信号。典型几种情况：主板 Common ClockCPU RC、PCH、PCIe Switch、插槽（x16/x8/x4 等）。主板上有一个或多个 100 MHz clock generator；经 buffer / fanout 芯片分成 N 路；分别走差分线到各个：独立时钟（SRIS/SRNS）插卡自己有一个晶振/PLL 产生 100 MHz；主板给自己的 RC/Root 另一个本振；双方只要求频偏在规范允许范围内，链路仍能训练成功。这种模式下，slot 上的 refclk 引脚可能空着，或定义为 SRIS。Slot 级：主板通过 slot 的 CLK+ / CLK- 把 refclk“送给”插卡，插卡上 PHY/桥片再用这个 clock 做 PLL。对于标准 CEM 插卡，如果是 Common Refclk 模式：方向是：“主板 → 插卡”，而不是“上游数据端口 → 下游数据端口”。所以你可以记住一句话：refclk 是 系统时钟拓扑 的一部分，不是 PCIe 上下行方向里的一员； 它的“方向”更多是 从 clock 发生器 → 各元件/插卡 的扇出，而不是从 upstream 端口到 downstream 端口。四、工程上如何测试这对 refclk 差分信号？1. 测什么？通常至少要看：波形与摆幅差分 Vpp、单端振幅、共模电平；上升/下降时间。抖动周期抖动 (Tj)、周期–周期抖动 (C–C jitter)、RMS Jitter；积分抖动在指定带宽内（比如 12 kHz–20 MHz）。频率与 SSC实际频率（含 ppb / ppm 偏差）；是否存在 Spread Spectrum，折线/三角波形态、调制深度等。信号完整性眼图、过冲、下冲、反射；拐角、阻抗不连续导致的 ringing；差分对 skew（时序偏移）。2. 用什么仪器？示波器（带差分探头）带宽 1 GHz 以上基本够看 100 MHz refclk 的波形和抖动；使用 高阻抗差分探头，避免过多 load。频谱仪 + 相位噪声分析（更严谨的 jitter / phase noise 测试）。时钟/抖动分析仪（专用 clock jitter analyzer）。在实践里，大多数板级 bring-up：用 高带宽示波器 + 差分探头 就足够判断“是不是明显不对劲”。3. 在什么地方测？如果想看主板输出质量：在 slot 就近的 test pad / 0 Ω 电阻位置测量；或在 refclk buffer 的输出脚附近测。想看插卡上“看到的 clock”：插卡上如果有 refclk input net，可以在其 series 终端电阻 / 预留测试点处测。注意：不要直接撬开芯片脚焊盘测，一是危险，二是探头电容太大，可能改变信号形态。五、refclk 不满足规范时，对 downstream PCIe 设备有什么影响？从“轻微问题”到“致命问题”，大致是这一串：1. 轻微超差：频偏 / 抖动稍大可能表现为：上电偶尔训练时间变长；链路可以 up，但在高温/低温或电压边界条件下不稳定；用协议分析仪看，error counter / replay 增多。对下游 Endpoint 来说：PLL 锁定 margin 变小；CDR 层面的 jitter budget 被压缩，导致对数据抖动不够“宽容”。2. 摆幅太小 / 共模不对 / 边沿太缓慢接收端可能：PLL 根本锁不上 refclk → LTSSM 停留在 Detect/ Polling 反复；上电时序极不稳定，有时上，有时不上。在 BIOS 或 OS 里可能看到：根本枚举不到这条 PCIe 设备；或者频繁 link training failed / surprise down。3. 抖动太大 / SSC 异常 / 时钟形态畸变即使能锁定，也会：Link Training 失败率提高；训练出错，降速 / 降宽；high BER（高 bit error rate），触发大量重传，性能严重下滑。你可以把 refclk 看成：SerDes PLL/PHY 稳定性的“地基” 地基不稳 → 上面的 2.5G/5G/8G/16G/32G 数据链路，迟早会出问题。4. 系统级奇怪 Bug在一些大系统上，你会看到这种现象：单板测试没问题，多板安装在大型 backplane 后，某些槽位的设备：偶尔不上电；仅在某个插槽不稳定；只要换到另一个槽位就好。很多时候，问题根源就是某些槽位的 refclk 布线更长 / 负载更重 / 反射更严重，边缘槽位的 refclk 质量最差 → 某些 Endpoint PHY 对 refclk 质量更敏感，表现为“与型号相关的插槽问题”。六、工程角度的小建议设计/调试阶段：把 refclk 当成 high-priority 信号差分走线等长、阻抗控制、尽量少换层；远离强干扰源（电源 FET、DC-DC 开关节点等）。确认 Clock Tree 设计Clock generator → buffer → fanout → slot / chip 的拓扑是否清晰；Buffer 输出电平模式（HCSL / LVDS）与接收端输入匹配。多板 / 不同长度 slot对最差路径（最长那条 refclk 差分线）做 SI 仿真 & 实际测量；看 worst case 抖动、摆幅、边沿。如果你在做测试工具 / 协议分析仪 / 插卡类产品允许更大的摆幅区间和共模范围；对抖动的容差留更大 margin；必要时考虑板上 re-clock / jitter cleaner 芯片。你的卡往往会插在“各种非常糟糕的主板”上 →自己板上的 refclk 接收要尽量“robust”：更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们在做产品验证的过程中，经常有一种场景是一个主机，但是要反复测试不同的device，端口不够，要经常人工换这些device，测试完一个或者几个，关机，拔下来，换另外一批，开机，时间反复不说，还很容易出错。实际上业界有一种比较好的方案实现针对这种类型的测试，即，依次将很多device接入一种所谓“物理层交换机”然后，通过python API实现自动切换测试，这样非常高效，并且不容易出错。今天我们的高清视频就来介绍一下这种辅助测试的功能以及其主要功能。 为了方便工程师观看，我们针对本期视频添加了中、英文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面是本视频的文字整理，供参考。 一、为什么需要“物理层交换机”？ 说到“交换机”，大多数工程师第一反应都是以太网交换机、以太网交换芯片——也就是传统意义上的Packet分组交换机（Packet Switch）。 这类交换机的工作方式是： 多个设备通过网线接入交换机端口； 交换机在二层/三层根据 MAC/IP 等信息进行转发； 数据包可以在多个端口之间灵活流动。 但在很多高可靠性测试和验证场景中，我们恰恰不希望交换机介入任何协议层面的处理，而是希望它像一根被“远程控制”的线缆——只负责把 A 和 B 硬连在一起，其余什么都不做，这就是物理层交换机（Physical Layer Switch）的价值所在。 可以把它理解成：“自动化的、可编程的插拔线缆矩阵”， 而不是一台理解协议的智能网络交换机。 典型特征是： 完全透明，不解析任何高层协议； 从被测设备角度看，就像真的插上/拔掉了一根线； 通过软件/脚本即可远程控制切换关系，实现无人值守测试。 二、USB 物理层交换机：车载与安全场景下的“自动插拔手” 1. 车载信息娱乐系统测试 USB 几乎无处不在，尤其在车载信息娱乐系统中： 多部手机（不同系统、不同品牌）； 多个 U 盘（不同容量、不同文件系统、不同媒体内容）； 用户在不同时间会插入各种设备。 如果完全依赖人工插拔做兼容性测试： 效率低； 人为误操作多； 难以实现大规模自动回归。 USB 物理层交换机提供了一个更优方案： 最多支持 8 台不同 USB 设备接入； 通过单一主机接口回连到车载主机； 测试系统可以自动轮询各个设备端口： 依次“虚拟插入”某个设备； 运行一轮用例； 再“拔出”并切换到下一个设备。 这样一来： 无需工程师守在台前反复插拔； 一轮测试下来，相当于获得了 8 倍的测试效率； 更便于做整夜跑、长时间稳定性与兼容性验证。 2. 安全设备的物理“空隔离”（Air-Gap） USB 物理层交换机还有一个典型用法：为敏感 USB 设备提供物理级隔离。 例如： 存放代码签名证书的 USB Key； 用于关键加密、鉴权的硬件令牌等。 通过物理层交换机，可以： 在需要使用时，将 USB Key “接入”主机； 使用完毕后，通过指令将其完全“断开”； 从物理层切断与主机的连接，形成真正意义上的Air-Gap 隔离。 这相当于给关键安全设备增加了第二重物理防线：即使操作系统被攻陷，也很难直接访问到被“断开”的 USB 安全设备。 三、SATA 物理层交换机：多盘、多主机的灵活切换 相比 USB，SATA 物理层交换机更多用于存储测试与自动化备份场景。 1. 多主机 × 多硬盘的灵活矩阵 示例产品： 4 个主机端口（Host Ports） 8 个设备端口（Drive Ports） 可以构建出类似这样的拓扑： 1 台到 4 台主机； 若干块 SATA 硬盘或 SSD； 任意时刻由软件决定“哪块盘挂在哪台主机上”。 在传统测试环境里，我们可能： 只能用机械方式插拔、切换不同硬盘； 或者需要为不同主机准备大量重复的测试盘。 而有了 SATA 物理层交换机： 测试系统可以通过 串口 / USB / LAN 下发指令： 将盘 A 切到主机 1； 运行测试； 再切到主机 2…… 可以轻松实现同一块盘在多主机之间轮转测试； 或者反过来，在同一主机上顺序测试多块不同盘。 2. 自动化备份与批量验证 除了测试场景，还可以用在： 自动化备份流程——定时切换不同硬盘做全量备份； 生产测试环境——批量验证新盘是否合格； 售后 RMA 环境——自动重现客户问题、跑验证用例。 核心优势在于： 通过脚本即可远程完成“盘与主机之间的物理连/断”， 大幅减少人工搬盘、插拔的工作量。 四、Mini SAS HD 物理层交换机：企业级存储系统的“布线中枢” 在企业级数据中心和存储系统中，Mini SAS HD 物理层交换机是非常典型的互联组件，主要面向： 大型存储阵列； 服务器与磁盘柜之间的互联； 多层机柜、盘柜的灵活配置与测试。 1. 快速切换不同盘柜 / 机柜组合 对于一个出厂面向不同客户的存储系统： 有的客户只挂一层盘柜； 有的客户可能挂两层、三层甚至更多盘柜。 如果每种组合都靠人工重新布线、反复插拔： 测试成本极高； 一旦布线复杂，很难保持一致性。 通过 Mini SAS HD 物理层交换机： 所有服务器端口、盘柜端口统一接入交换机； 工程师只需要通过脚本： 将主机连接到某一个盘柜； 或者一口气连上两层、三层盘柜； 不再需要在机房里重新插拔大量线缆。 这极大地方便了： 出厂测试； 配置验证； 客户现场问题复现等工作。 2. 故障注入与链路复制 Mini SAS HD 交换机不仅能做“连/断”，还可以： 丢弃部分链路（Drop Lanes），模拟物理链路异常； 在多条通道间做切换，构建各种复杂拓扑； 复制某条链路的数据流到单独端口，挂接协议分析仪： 实时观察链路上的流量； 做协议分析、错误注入、性能测试。 在调试大规模存储系统时，工程师可以： 通过一台物理层交换机就完成 “拓扑切换 + 故障注入 + 协议抓包” 三种能力的统一控制。 3. SAS 拆分成多路 SATA：单机支撑数十块盘 更进一步，Mini SAS HD 交换机还能： 将一条 SAS 链路拆分成 4 条 SATA 通道； 在合适线缆辅助下，最多同时连到 48 块硬盘（其中需预留一条给主机）。 配合不同类型线缆： 可直连单块硬盘并同时提供供电； 也可以通过 Mini SAS HD–Mini SAS HD 线缆连接服务器与磁盘柜； 非常适合作为机架顶部的统一布线与自动化控制节点。 五、总结：物理层交换机带来的测试与运维范式变化 从 USB，到 SATA，再到 Mini SAS HD，物理层交换机在本质上做的是一件事： 把原本需要工程师“亲手插拔线缆”的动作， 都变成脚本可控、自动化执行的“矩阵连通关系”。 这带来的价值可以概括为三点： 测试效率数倍提升 一次布线，多场景复用； 通过脚本自动轮询组合； 支持整夜跑、无人值守回归。 测试结果更可重复、更可靠 不依赖人工插拔，减少接触不良、插错口等人为因素； 拓扑可用脚本精确描述和重放。 更丰富的测试手段 方便做故障注入（断链路、掉 Lane）； 方便接入协议分析仪，复制链路进行抓包； 支持多主机、多设备、多盘柜复杂拓扑的快速切换。 对于任何需要高可靠性验证、大规模自动化回归测试、复杂互联拓扑验证的团队来说，物理层交换机已经不再是“锦上添花”的工具，而是测试与验证体系的基础设施之一。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。