SerialCables PCIe Gen6 Retimer BoardFeaturing Broadcom BCM85667 Gen6 Retimer IC概述随着PCI Express® 6.0规范（64 GT/s，双倍于PCIe 5.0的带宽）的逐渐落地，信号完整性已成为高性能系统设计中最核心的挑战之一。特别是在AI/ML训练集群、CXL™ 3.1内存扩展、HPC和超大规模数据中心应用场景中，长距离高速传输、复杂背板/线缆环境以及多级交换架构都对链路质量提出了更苛刻的要求。为满足这一需求，SerialCables推出了基于Broadcom BCM85667 Gen6 retimer IC的PCIe Gen6 Retimer Board。该产品旨在帮助工程师进行PCIe 6.0与CXL 3.1平台的验证、测试和部署，显著延长信号传输距离，同时保证低延迟和高可靠性。关键特性支持PCIe 6.0与CXL 3.1完整支持64 GT/s速率兼容CXL 3.1协议规范，适用于未来内存池化与加速器直连场景增强的信号完整性在64 GT/s速率下实现超过36 dB插入损耗（insertion loss）的补偿解决长距离PCB走线、线缆或背板环境中的信号衰减问题内置先进的时钟恢复与均衡算法，确保跨平台稳定链路灵活的Lane配置支持多种通道拓扑：1×16、2×8、4×4、8×2满足从服务器主板、交换板到线缆延长等多样化应用场景模块化与验证友好设计标准化板卡形式，便于实验室环境快速搭建提供多种连接接口，支持与SerialCables现有的线缆、延长卡和switch解决方案配合使用应用场景AI与机器学习集群GPU与加速卡互联的长距离链路延伸CXL内存扩展模块（MEM Expander）与主机间的高带宽互通超大规模数据中心服务器机柜内部的长走线互联通过线缆连接的多机架分布式系统HPC与企业级存储PCIe Gen6 SSD或存储阵列的高速直连FPGA与加速器的多板级互联技术优势Broadcom BCM85667领先工艺作为业界最先进的Gen6 retimer之一，BCM85667具备超低抖动、功耗优化和先进的均衡能力。与SerialCables生态的无缝集成可直接搭配SerialCables的PCIe Gen6 switch卡、延长卡、线缆解决方案，用于端到端平台验证。助力未来PCIe/CXL过渡在PCIe 5.0向6.0迁移的关键节点，帮助工程师提前验证6.0链路质量，为未来7.0/8.0世代平台铺路。总结SerialCables基于Broadcom BCM85667的PCIe Gen6 Retimer Board，为高速信号验证与实际部署提供了强大工具。它不仅突破了PCIe 6.0/CXL 3.1在长距离和复杂通道环境下的瓶颈，还凭借灵活的配置和完善的生态支持，成为新一代高性能计算与AI基础设施建设中的理想选择。更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本文介绍产品请参考chapter 5和11。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

PCIe 6.0 生态与 AI 互联竞赛：深度分析1. PCIe 6.0 产品现状目前市场上PCIe 6.0产品仍处于部署初期阶段，大多集中在数据中心级别硬件中。已知情报显示，Intel下代服务器级CPU“Xeon 7（代号Diamond Rapids）”将支持PCIe 6.0/6.x链路；而AMD方面，目前桌面/数据中心处理器（如Zen 5/Zen 4架构）尚停留在PCIe 5.0，预计PCIe 6.0要到Zen 6（2027年甚至有说到2030年左右）才会支持。存储控制器厂商中，Micron于2025年8月推出了数据中心级PCIe 6.0 SSD “Micron 9650”，标称连续读写速率分别达28GB/s和14GB/s，不过其工业级E3.S/E1.S封装并不适用于普通PC；Phison等厂商也在积极开发PCIe 6.0 SSD控制器（例如曝光的SM8466）。FPGA厂商方面，AMD（前身Xilinx）推出了第二代Versal Premium SoC，其集成硬件IP支持PCIe 6.0和CXL 3.1。至于GPU，目前主流加速卡（如NVIDIA Ada系列、AMD CDNA系列）仍使用PCIe 5.0，尚无公开PCIe 6.0 GPU产品，但未来高端AI加速卡可能会跟进。网络和互连设备方面，虽然PCIe 6.0NIC尚未流片，但部分企业已有内部互操作测试：今年6月PCI-SIG研讨会即演示了PCIe 6.0链路连通性（包括光纤、CR链路）测试。总体来看，业界普遍认为，企业级（AI/数据中心）应用将首先采用PCIe 6.0，而桌面级消费领域恐怕要等到2030年前后才逐步跟进。据PCI-SIG官方预计，首批PCIe 6.0整合列表将于2025年前后发布，这意味着搭载PCIe 6.0的CPU、芯片组、SSD、GPU等产品可能在2025年底至2026年初陆续亮相服务器CPU：Intel Diamond Rapids（Xeon 7代）支持PCIe 6.0链路；AMD目前尚无正式PCIe 6.0服务器CPU上市。桌面CPU：现有AMD/Intel旗舰CPU使用PCIe 5.0（如AMD X870芯片组为PCIe 5.0）。下一代桌面平台（如Intel 14代、AMD Zen 6）才可能引入PCIe 6.0。GPU/加速卡：目前均在PCIe 5.0，有消息称客户端PCIe 6.0 SSD要到2030年才有需求，GPU大概也是类似时间线。存储SSD：Micron 9650为首款PCIe 6.0 SSD，可达28GB/s读取；其它厂商控制器开发中。FPGA/加速器：AMD Versal Premium Gen2硬件IP已支持PCIe 6.0；Intel FPGA暂未披露具体进度。NIC/交换芯片：目前关注更多的是400GbE/800GbE速度及UEC兼容（见下文），PCIe 6.0接口预计搭配下一代芯片使用，暂无商用产品。总体而言，PCIe 6.0设备多集中于“AI & 数据中心”场景，在服务器平台和专业加速器上率先部署；对于普通PC和消费级设备，则暂时兴趣不大。2. PCIe 7.0/8.0演进与推动动因PCI-SIG计划在2025年上半年完成PCIe 7.0规范，并随后于2028年发布PCIe 8.0规范。PCIe 8.0将把每通道速率提升至256 GT/s（x16总线带宽≈1 TB/s）。PCIe 8.0延续了“每三年翻倍速率”的传统：PCIe 7.0目前已确定每通道128 GT/s。PCI-SIG官方指出，此举旨在满足AI/机器学习、超高速网络、边缘计算等新兴应用的需求。Tom’s Hardware评论强调，PCIe 8.0将“维持我们每三年翻倍带宽的传统，以支持下一代应用”，并指出AI等应用对高性能互连有强烈需求。从技术角度看，PCIe 7.0/8.0的推进也是应对信号完整性和能耗挑战的努力：PCI-SIG已在研究新连接技术和高级编码方式，以克服PAM4铜线256 GT/s带宽所面临的极限。为何PCI-SIG如此加速发展8.0，有分析认为与AI数据中心互联竞争有关。近年业界出现了基于Ethernet的“超以太网”（UEC）以及面向加速器的“超加速互联”（UALink）标准组织，它们有意挑战NVidia的InfiniBand/NVLink垄断。PCIe 8.0大幅提升带宽，可视为PCI-SIG的回应策略：保持PCIe在高性能场景中的领先地位，同时吸引数据中心采用。Tom’s Hardware引用PCI-SIG主席Al Yanes的话强调，AI等应用持续拉高数据吞吐量要求，PCIe要继续提供“高带宽、低延迟”连接。可以认为，这既是技术发展需要，也是面对UEC/UALink等新兴互联标准的一种市场竞争策略。图1：PCIe各代理论带宽（x16通道配置）示意图，从PCIe 1.x到PCIe 8.0，带宽逐代翻倍。可以看到，PCIe 8.0在x16下可达约1 TB/s。3. UEC 与 UALink：组织背景与链路技术超以太网联盟（UEC） 由AMD、Arista、Broadcom、Cisco、HPE、Intel、Meta、微软等行业巨头于2023年7月联合发起。UEC专注于“以太网优化方案”：在以太网物理层及协议层进行增强，以满足AI/HPC对大规模集群网络带宽、低延迟和可扩展性的要求，同时保持与传统以太网生态的兼容。2025年6月，UEC发布了规格1.0（全栈Ethernet通信架构），提出对NIC、交换机、光学链路等全层级进行优化，包括现代化的以太网RDMA（低延迟高吞吐）和互操作性保证。UEC还强调防止厂商锁定，通过开放标准实现多厂商互通。截至2024年，UEC成员迅速增长，已有120余家成员，国内外众多云/网络厂商参与（详见UEC官网）。简言之，UEC是“基于增强型以太网实现大规模横向扩展（Scale-Out）”的产业组织，面向成千上万节点的AI集群互联需求。超加速互联联盟（UALink） 于2024年10月28日由AMD、AWS、Google、Cisco等九家发起成立（Broadcom原本在发起阵容中，但据报道后期退出创始董事会，仅作为贡献者参与）。UALink的定位是“加速器Scale-Up互连协议”：提供类似NVLink的高性能内存语义互连，支持节点内上百个加速器连接。其规范计划在2024年下半年发布1.0版，目标支持最多1024个终端和每通道200Gbps的传输率。根据发布信息，UALink特别支持GPU、CXL加速器等设备的内存共享访问及超低延迟通信。也就是说，UALink在设计上更贴近PCIe等I/O互连（事实上Astera Labs推出的相关交换芯片已支持基于PCIe 6.0的GPU–GPU互联），但以开放标准方式实现。当前UALink已吸引约30余家厂商参与，包括云提供商、硬件厂商与IP设计商。底层链路对比：UEC依托传统以太网物理层，通过在链接层/网络层加入RDMA（RoCE）、优先级流控（PFC）、细粒度拥塞控制（DCQCN等）等技术来降低尾时延、保障吞吐。PCIe本身是点对点、基于信用的流控，可实现无数据包丢失的快速通信；而增强以太网需要利用无损流控机制和智能拥塞管理来弥补分组式网络的不足。与此相对，UALink则更贴近PCIe链路：支持高速且低延迟的点对点连接，并原生支持内存一致性和显存共享。U.S. 评论指出，“许多公司尝试用标准PCIe交换机扩展加速器规模，但业界认为这只是权宜之计。NVIDIA的NVLink是业界Scale-Up的黄金标准，现在大家正在推出开放的竞争者”。可以看出，UALink（Scale-Up）与UEC（Scale-Out）在目标场景上有所区别，前者主要面向节点内部（或少量机架）级别的GPU/加速器高带宽互连，后者用于大规模服务器集群互连。受欢迎程度与走向：目前UEC在网络与云领域获得广泛关注，其1.0规格已发布，业界普遍认为以太网为大规模部署更易接受；而UALink旨在打破加速器互联的垄断，已有众多企业支持。两者短期内不会合并，因为它们分别优化不同层面：UEC增强以太网广域互连，UALink构建内部高速互连。Broadcom在其中居于核心位置：它既是UEC创始成员，也积极参与UALink生态。STH评论认为，Broadcom“无论谁占优势，Broadcom都在提供互连设备（无论Scale-Up还是Scale-Out）。对超大规模数据中心来说，投资标准互联基础设施更有意义”。总之，当前业界对UEC（以太网Scale-Out）接受度较高，而UALink（PCIe-like Scale-Up）则被视为NVLink的开放竞争方案，未来能否整合两者还有待观察。4. NVIDIA 在各标准中的态度与 NVLink “假开源”争议NVIDIA在上述各组织中的角色具有代表性。PCIe-SIG方面，NVIDIA长期为会员企业，无论在GPU还是Infiniband/DPU（Spectrum/X）产品线上都依赖PCIe基础。UEC方面，NVIDIA早期保持观望，但2024年9月正式加入UEC。官方称这并非放弃InfiniBand，而是“支持整个生态”，同时展示了其Ethernet产品（Spectrum-X以太网交换机等）的一致性。NVIDIA公开表示：“我们认同以太网需要随AI演进，我们的端到端平台（Spectrum-X、BlueField-3）已经体现了AI互联特性，并将支持新的标准”。换言之，NVIDIA在以太网方面虽有投入，始终与其InfiniBand业务并行。UALink方面，NVIDIA未参与联盟。如STH所说：“除了NVIDIA，其余人都组成了联盟去挑战它”。NVIDIA自有NVLink/NVSwitch生态，坦言尚不急于开放。然而NVIDIA今年提出“NVLink Fusion”计划，允许部分厂商获取NVLink互联许可，却备受争议。有报道指出NVIDIA仅向少数合作伙伴（Cadence、Synopsys、Alchip、Astera等）开放NVLink硬件层IP，但对软件层和配置仍严格控制，甚至要求平台必须包含其GPU/CPU/交换芯片。Tom’s Hardware批评称，“NVLink Fusion并未真正让NVLink成为开放行业标准，只对选定伙伴开放，而且NVIDIA依旧掌握关键协议和软件”。分析人士认为，此举更多是NVIDIA维系生态、受控扩展NVLink，以减少竞争对手（如UALink）吸引力，而非完全开源。因此，NVIDIA的“开源NVLink”策略被业内讥讽为“假开源”——表面上开放，实则保持大部分控制权。CXL方面，NVIDIA亦为早期CXL联盟成员（并在自家系统上支持CXL内存扩展）。但NVIDIA的显卡架构则更侧重本地内存一致性（NVLink）与自家GPU通信，对CXL关注不如产业CPU阵营。综上，NVIDIA在PCIe-SIG、UEC、CXL中保持参与和支持，但在UALink（对手联盟）和NVLink开放策略上则更保守和竞争性。5. Scale-Up 与 Scale-Out 架构及互联技术定位在AI智算中心中，横向扩展（Scale-Out）与纵向扩展（Scale-Up）分别对应不同的互联层面和技术选型。Scale-Out指跨服务器节点的扩展：各机柜或节点通过网卡与交换机互连，构建数千至数万个GPU/节点的大规模集群。此场景下常用Ethernet或Infiniband网络。Ethernet（尤其是经过UEC优化的超以太网）以广泛部署著称，可利用低成本交换设备实现大规模互联，支持多达数百万终端；InfiniBand则提供传统的低时延、RDMA能力，曾是HPC的主流后端网络。Scale-Out网络关注的是带宽密度、拥塞控制与容错，UEC和Infiniband均支持RDMA以提供算集群内部高效数据流；最新的UEC也专注于“极致带宽和低时延特性”来挑战Infiniband。Scale-Up指单个服务器或超级节点内部的扩展：在机架或节点内将多块GPU、加速卡连接起来，实现“超节点”级别的并行计算。Scale-Up互联强调极低时延和共享内存语义。例如NVIDIA DGX系列内置NVSwitch以实现多达数十块GPU内存一致访问；ASIC厂商亦推出各类加速器SoC和CXL互联，以供CPU与加速器共享内存。STH指出，行业过去尝试用PCIe交换技术做Scale-Up，但NVLink被视为黄金标准；为了对标NVLink，业界新兴的UALink即为专门的加速器Scale-Up互联协议，支持千余节点和超大带宽。此外，CXL提供CPU到加速器或内存扩展的缓存一致性协议，也是Scale-Up架构中常见的技术之一。具体技术定位归纳如下：PCIe：通用I/O互连技术，用于服务器主板内CPU与GPU/NIC/SSD等设备连接，主要在Scale-Up层面上提供通道（但原生不具备跨节点互连）。未来PCIe 6.0/7.0可以通过光学互连或远程PCIe扩展卡进行节点间连接，但目前主要局限于机内互连。CXL：基于PCIe的缓存一致互连标准，用于CPU和加速器/内存之间共享内存、资源聚合，典型用于单服务器内部Scale-Up（例如内存池化或GPU直连内存访问），强调高带宽和缓存一致性。UEC / 超以太网：增强型以太网通信栈，定位于Scale-Out场景。它利用以太网技术优势，加入低延迟RDMA、优先流控等特性，面向成千上万节点的AI/HPC集群网络互联。UALink：开源加速器Scale-Up互连协议，定位类似NVLink但开放标准。它在一个超节点内提供高带宽（≥200Gbps通道）、低延迟、GPU显存共享等能力，允许不同厂商GPU/加速器协同工作。NVLink：NVIDIA专有的Scale-Up互连技术，用于GPU–GPU或GPU–CPU连接。通过NVSwitch可实现数十GPU的全连接网络，具备超低延迟和显存共享功能，广泛用于NVIDIA高端AI系统。InfiniBand：标准HPC互连网络，适用于Scale-Out。InfiniBand以超低延迟（微秒级）和硬件级RDMA著称，是很多AI训练集群的后端网络首选。当前InfiniBand阵营也在与以太网阵营争夺AI互联标准席位。综上，在AI计算中心，Scale-Up和Scale-Out架构需要不同互联技术的协同：Scale-Up内网互联（PCIe、CXL、UALink/NVLink）负责节点内各加速单元的高速协同与内存访问；Scale-Out网络（UEC以太网、Infiniband等）则负责节点间数据通信与任务分发。各类技术在实际部署中会根据应用特点取舍。例如，企业AI集群往往使用Ethernet+Infiniband做Scale-Out网络，同时在节点内采用NVLink/CXL实现GPU加速器的高效互连。参考资料： 我们结合PCI-SIG发布的PCIe 6.X FYI研讨会资料以及以及UEC, UALINK相关技术博客、新闻和白皮书，从多个角度详细展示了PCIe 6.0/7.0/8.0的规格进展、各方对AI互联标准的博弈以及现有主要硬件的部署情况，为技术读者提供了当前领域的全面视角和分析洞见。更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本文介绍的PCIe和UEC, UALINK等一些文章参见Chapter 1.3。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

PCI SIG官方组织的PCIe 6.0规范发布都3年多了 - 2022年1月11日，PCI-SIG官方正式发布了PCIe 6.0规范。但是，目前市场上的PCIe 6.0产品化感觉仍旧处在早期阶段，感兴趣的朋友可以参考本文底部的白皮书（chapter 1.3) 2024/6, 2024/10, 2025/3月PCI SIG组织的三次PCIe 6.X Preliminary FYI Workshop了解一下当前市场上PCIe 6.0产品测试碰到的各种问题，包括CPU, GPU, 网卡, SSD，FPGA等。另一方面，PCIe 7.0 Spec在2025年初已到了version 0.9版本了，马上快要finalized 到version 1.0，但是现在PCI SIG针对PCIe 8.0规范又急不可耐地开始启动了。所以，如果你和我有下面的一样的疑问，请仔细阅读本文后面的分析。PCI SIG当前状况下这么着急计划推出PCIe 8.0 spec，是因为担心在未来AI智算中心硬件架构中输给其它规范组织，如UEC, UAlink吗？ UEC和UALink未来是否会融合，还是各自独立发展？我们需要了解一下这两个组织的发生、发展历程，以及这两个规范组织中的哪些公司居于领导地位？代表利益有何不同？哪个组织的热度更高一些？哪个规范获得业内认可及采纳更多一些？UEC和UALink底层链路既可以用PCIe也可以用Ethernet，但是目前主导方向为使用ethernet，这种讲法吗？如果使用Ethernet，那么如何保证底层的流控、延迟满足类似于PCIe的性能？业内的PCIe和Ethernet switch老大Broadcom怎么看这个事情？它为什么会反复加入然后退出类似于CXL, UEC, UAlink这类组织？它是根据自己的产品优势地位有自己的盘算吗？ Nvidia目前和PCI SIG, UEC，UALink以及CXL的关系怎么样？为何业内说它的它的nvlink开源open source是假开源？ 它这是迫于UALink的压力的暂时之举吗？AI智算中心硬件架构中的scale out和scale up的定义，PCIe，UEC，UALink，NVLINK，infiniband，CXL这些耳熟能详的技术在scale out和scale up当中的位置是怎么样的？首先我们来看一下PCIe 8.0规范的一些基本的信息，我们这里应用SerialCables总结的英文信息。然后我们再来分析一下上述你关心的各个疑问。PCIe 8.0 Specs Target ReleaseThe PCI-SIG has officially announced development of PCIe 8.0, expected to finalize by 2028, doubling the raw data rate to 256 GT/s and delivering up to 1 TB/s bi‑directional bandwidth over x16 configurationsKey objectives include reviewing new connector tech, meeting latency and FEC reliability targets, maintaining backward compatibility, and improving power efficiency that is critical for AI/ML, quantum computing, edge, automotive, aerospace, and hyperscale data centersWhy Should It Matter to You?Skyrocketing Bandwidth Demands: Next-gen workloads, like AI training, HPC, edge computing, and hyperscale data centers, rely on ultra‑high throughput. PCIe 8.0 delivers double the capacity of PCIe 7.0 and 8× the bandwidth of PCIe 5.0. Consistent Backward Compatibility: Each PCIe generation remains compatible with prior versions, preserving investment in ecosystem tools like cards, switches, and interconnects. Signal Integrity Challenges Accelerate: As GT/s speeds double with each generation, maintaining link quality across copper, connectors, or cable assemblies becomes exponentially harder, driving demand for advanced hardware like our Gen6 retimers and redrivers. Advance Planning is Key: With PCIe 7.0 finalized in mid‑2025 and PCIe 8.0 on the horizon by 2028, planning your signal integrity strategy today ensures you're ready for future platform upgrades.PCIe 6.0产品化仍在早期，PCIe 8.0规范却已提上日程：背后的博弈与AI智算中心架构之争PCIe 6.0的市场落地现状PCIe 6.0规范自 2022年1月11日 由PCI-SIG正式发布以来已过去三年多，但整体市场落地仍然处于初期阶段。通过观察 2024年6月、2024年10月和2025年3月 三次PCI-SIG组织的 PCIe 6.X Preliminary FYI Workshop，可以清晰看到目前几类关键产品的状态：CPU：服务器CPU方面，Intel下一代Sierra Forest / Granite Rapids预计在2025年底（可能推迟到2026年初）开始支持PCIe 6.0；AMD则会在Zen 6世代的EPYC平台逐步引入。整体仍在工程样片（ES）和早期测试阶段。桌面CPU尚无任何厂商在零售市场推出PCIe 6.0支持，主流仍停留在PCIe 5.0。预估时间2030年。GPU：目前尚无公开发售的GPU支持PCIe 6.0，NVIDIA与AMD的高端加速卡仍以PCIe 5.0 x16为主，PCIe 6.0链路主要出现在实验室验证和原型板中。网卡：网络设备商（Marvell、Broadcom、Intel NIC部门）已经在内部展示过PCIe 6.0 NIC样机，但距离商用发布仍有1-2年。Mellanox CX-8支持PCIe 6.0 x16。SSD：Micron、Samsung、Solidigm等厂商在2024年底到2025年初展示了PCIe 6.0 SSD的工程样片，但可靠性、功耗与协议一致性仍是关键挑战。FPGA：Intel Agilex系列与AMD Versal系列已率先集成PCIe 6.0硬核IP，是目前产业化最早的赛道，主要应用于协议验证与早期生态开发。换句话说，PCIe 6.0目前的角色是 实验验证与早期部署，距离 全面商用 尚需两年左右。PCI-SIG急于推进PCIe 8.0的背后原因PCIe 7.0将在 2025年中 进入正式版本（1.0），而PCIe 8.0已定于 2028年 完成，速率翻倍至 256 GT/s，x16带宽高达1 TB/s。如此紧锣密鼓的迭代并不仅仅是出于技术惯性，而是因为 PCI-SIG感受到了来自其它新兴互联规范组织的压力。AI智算中心的核心需求是 scale-out扩展性 与 scale-up算力密度。若PCI-SIG节奏放缓，UEC（Ultra Ethernet Consortium） 与 UALink（Ultra Accelerator Link） 等组织可能会在AI互联协议的标准化上抢占先机。UEC与UALink：竞争还是融合？UEC（Ultra Ethernet Consortium）成立背景：由Arista、Broadcom、Cisco、Meta、Microsoft、AMD等主导，目标是推动基于以太网的低延迟高带宽互联，用于AI训练集群。代表利益：网络设备与云计算巨头，希望以太网继续作为数据中心事实标准。UALink（Ultra Accelerator Link）成立背景：2024年由AMD、Intel、Google、Microsoft等共同发起，旨在定义GPU/加速器之间的高速互联，直接挑战NVIDIA的NVLink。代表利益：CPU厂商+云厂商联盟，试图打破NVIDIA在大规模AI集群中的互联垄断。对比来看：热度：UALink因直接对标NVIDIA NVLink，在AI社区讨论度更高；UEC更多被看作数据中心互联的演进。行业采纳度：目前UEC基础广（以太网兼容性强），UALink战略性更强（直接嵌入AI算力核心）。底层链路：两者设计上都可基于 PCIe PHY 或 以太网物理层，但主导方向确实是 以太网。问题在于：以太网天生的 拥塞控制、流控机制、延迟 与PCIe点对点总线不同。为满足AI训练的确定性需求，UEC/UALink必须引入 定制化流控协议（RoCEv3、先进的拥塞避免算法、端到端QOS） 来逼近PCIe级的延迟。Broadcom的态度：作为PCIe与以太网交换芯片的双寡头之一，Broadcom在CXL、UEC、UALink等组织之间反复进退，核心原因在于它希望最大化利用 自己在以太网交换芯片上的优势，避免被协议绑定限制未来产品自由度。NVIDIA的复杂角色：PCIe, CXL, UEC, UALink与NVLinkNVIDIA目前是最大赢家，也是最大异类：它在 PCI-SIG 中保持成员身份，但对PCIe 6.0/7.0并不积极推动。它未加入UALink，因该联盟明显对抗NVLink。它对UEC也保持观望态度。对 CXL：早期支持有限，态度保守。NVLink开源之争：NVIDIA宣布NVLink开源，但业内普遍认为这是“伪开源”——文档开放有限，未提供完整RTL/IP，无法自由实现。生态绑定NVIDIA GPU，缺乏真正的多厂商兼容性。因此，业界认为其意图更多是“公关策略”，而非真正的开放互联标准。Scale-Out vs. Scale-Up：架构竞争的核心在AI智算中心，硬件架构的扩展模式分为：Scale-Up（纵向扩展）：增强单机算力密度，例如在单台服务器内通过PCIe/CXL连接CPU、GPU、加速卡。Scale-Out（横向扩展）：连接成千上万台服务器与GPU节点，例如通过以太网、InfiniBand、UEC、UALink实现。对应关系：PCIe 6.0/7.0/8.0 → 主要用于 Scale-Up（单节点内部互联）。CXL → 在Scale-Up场景下提供内存语义互联。NVLink / UALink → GPU间 Scale-Out 互联，低延迟大规模训练核心。UEC / Ethernet / InfiniBand → Scale-Out网络骨干，承担集群级通信。因此，PCIe在AI数据中心不会消失，但它的地位正逐渐被“切割”：节点内：PCIe + CXL仍是黄金标准。节点间：未来战场是UEC、UALink、NVLink、InfiniBand的博弈。结论PCIe 6.0在产品化上仍然处于早期，7.0即将落地，8.0已提上日程。PCI-SIG如此快节奏的推进，实质是担心在 AI智算中心scale-out互联标准 的竞争中，被UEC和UALink边缘化。UEC与UALink未来可能融合，但短期内代表的产业利益并不一致。Broadcom与NVIDIA的态度也将成为关键变量。最终，AI智算中心互联的未来 或许不是单一协议一家独大，而是 PCIe + CXL负责scale-up，Ethernet/UEC/UALink/NVLink/InfiniBand负责scale-out 的混合格局。更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本文介绍的PCIe和UEC, UALINK等一些文章参见Chapter 1.3。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

我们最近这周的两篇文章《 对NAND闪存特性开发、验证和测试感兴趣的看过来！》和《FMS 2025闪存峰会参会情况和技术趋势会后分析》讲述了今年FMS 2025上面QLC NAND的热度。其实，QLC NAND的使用不仅体现在传统数据中心，例如云计算中心、AI智算中心对于大容量SSD的需求上，因为价格、良率（包括使用ink die)、性能等导致某些QLC NAND也流入普通的M.2 SSD市场，由于QLC NAND的擦除次数的限制等endurance等各方面的原因，特别是对于开发SSD controller的公司普遍需要对于QLC NAND进行特性分析，需要极大努力提高LDPC等ECC纠错算法，否则尽管QLC NAND容量很大，单位成本很低，但是如果SSD产品读写经常出错无法使用，也是没有大批量部署使用的。我们今天的文章就来分析一下业内SSD controller用来分析、测试QLC NAND的必要性以及如何来测试。读者对象：SSD 固件/硬件工程师、验证工程师、失效分析工程师、研究人员 关键词：QLC、RBER、读阈分布、功耗波形、2.4 GT/s、ONFI 5、DQS 窗口、温控与电压扫、产线筛选1) NAND 技术脉络：从 SLC/MLC/TLC 到 2025 年 FMS 上“热度猛增”的 QLC过去十余年，NAND 单元比特数从 SLC→MLC→TLC 持续提升，伴随的是阈值电压窗口被等分为更多等级、RBER 自然上扬、对读阈自适应与 ECC/LDPC 的依赖加深。2025 年，QLC 在 FMS（Flash Memory Summit）上成为显学：厂商把超高容量产品与平台推到台前，例如 SanDisk 公布基于 UltraQLC 平台的 128/256 TB 企业级 NVMe SSD（计划 2026 年上半年出货），进一步点燃超高密度、低成本每 TB 的想象空间。议程侧同样能看到以 “QLC 单元特性、失效分析与优化” 为题的报告，反映了行业对 如何驾驭 QLC 物理与统计特性的工程方法论 的强关注。这股趋势给 SSD 厂商带来两项硬挑战：阵列可控性：阈值分布更拥挤、温度/老化/扰动下的漂移更显著，需要数据驱动的读阈策略与纠错策略；系统可实现性：接口速率迈入 GHz 量级（到 2.4 GT/s），功耗尖峰、供电与信号完整性问题更尖锐，必须在研发阶段就按实速验证并量化边界。2) 为什么研发阶段必须做 NAND “Characterization”（特性分析）目标不是“测个能用就行”，而是把“可变的物理世界”抽象成你固件可控的参数集，并在真实接口速率与环境下验证这些参数如何影响最终 QoS、可靠性与功耗。以 NplusT 的 NanoCycler 为例，它把研发所需的三大类关键信息在同一平台闭环产出：阵列与错误学特性：在线 RBER 监测、阈值分布扫描与最优读电平搜索、位翻转方向分离（0→1 / 1→0），并支持整页位图上传，便于后期做版图/层间差异与空间相关性分析（“尾部页/尾部位”识别）。这些能力直接映射到读阈自适应、读重试、LDPC 参数整定等固件算法。功耗与电源完整性：对 Vcc/Vccq/Vpp 各路电源以 50 ns 采样、1 mA 分辨率采集波形，既存储动态曲线，也统计长时段的平均/峰值，帮助你识别编程/擦除/读出的电流峰、找出导致掉电/复位/链路不稳的“罪魁”操作序列。接口时序与信号完整性：按 最高 2.4 GT/s 的“实速” 表征，提供 1 ns 级边沿摆放、ps 级 DQS 对齐窗与 20 ns 响应检测分辨率，直接量化时序边际 vs I/O BER 的关系，避免把问题留到板级/系统集成阶段才暴露。此外，NanoCycler 在温度与电压维度也给足自由度：逐包可独立控温（室温至 125 °C，精度约 1 °C），并可编程地扫 Vccq/Vcc/Vpp，对“高温初期保持”“低温冷启动”“欠压”与“过压”容限进行系统化拉网。3) “落到指标上”：用 NanoCycler 可测可调的项目清单（工程视角）速度档：覆盖 800 MT/s、1.6 GT/s 直至 2.4 GT/s 的接口速率区间，用于验证不同速率下的错误学、功耗与时序边际变化；支持 NV-SDR/NV-DDR/NV-DDR2/NV-DDR3 以及 LP-NVDDR4（按产品版本）。阵列/错误学：在线 RBER、阈值分布与最优读电平搜索、坏块/坏页标注、方向性错误分离、整页位图采集。功耗：50 ns 采样、1 mA 分辨率的电流波形存储与峰值/平均统计，支撑电源设计与热设计闭环。时序/链路：1 ns 级边沿放置、ps 级 DQS 窗、2.4 GT/s 条件下的 I/O BER vs Timing Margin 评估。协议/脚本：ONFI 5 命令集与供应商自定义命令，Python（可选 C++）API 组合复合操作序列，快速搭建你自己的“实验”。资源形态：从单座开发站到 6-socket 桌面、再到 最多 84-socket 机架，可多机串联、共享中央数据库，每个 socket 独立温度/流程/频率/电压，支持异步起停与“多实验并行”。封装与接触：BGA132/152/154 等主流封装位支持，适配现代 ONFI/LP-NVDDR4 器件。上述条目均出自 NanoCycler 官方资料与规格书要点整理（含“按速 2.4 GT/s 特性化”“50 ns/1 mA 功耗捕获”“ONFI5 + 自定义命令”“84-socket 可扩展与中央数据库”等）。具体也可以下载本文底部的saniffer发布的测试白皮书chapter 7.14) 研发验证与失效分析中的可复用“案例框架”案例 A：QLC 阈值漂移与读阈自适应 用内置 Aging / Retention / Disturbs 功能让介质按真实使用路况受“老化—保持—干扰”，周期性扫描多级读电平，生成每页/每 WL 的期望错误数与最优读阈，把策略直接喂给固件的读重试/自适应模块。官方 Demo 就是围绕阈值分布迁移展开的。同时结合规格中“分布与最优读电平”与“在线 RBER”的测量通道，可把策略→结果闭环打通。案例 B：功耗尖峰导致 Brown-out/复位 在 P/E、读、擦流程中，NanoCycler 按 50 ns 采样抓取 Vcc/Vccq/Vpp 的波形并自动统计峰值与平均值；将“峰值-时间位置-操作阶段”对齐到命令序列，定位导致电源下沉、主控掉速或链路训练失败的关键步骤，从而指导 PMIC/去耦/电源轨时序 设计与写入算法调参。案例 C：2.4 GT/s 下的 DQS 窗与 I/O BER 在 实速 2.4 GT/s 进行 DQS/边沿 探头和 I/O BER vs Timing Margin 曲线拟合，明确“稳定读写”区域。把环境温度、电压各自做 ± 扫，快速构建“Speed × Temp × Volt”立体边际模型，避免把错误根因误判为“媒管算法”，而实际是 PHY/时序窗过窄。案例 D：供应商专用指令序列引发的读扰 通过 ONFI5 + Vendor-Specific 命令与自定义时序，复现控制器在“搬移/后台整理/垃圾回收”组合序列下的读扰场景；用方向性错误分离 + 位图揭示空间相关性与易感页分布，为“跨 Plane/LUN 的数据布局”与“后台节奏”提供实证依据。5) 对科研（高校/研究所）的价值：把“现象学”变成可验证的模型寿命期错误学：系统化采集 RBER vs P/E 循环数 vs 保持时间 vs 温度，将“早期保持（early retention）”与“长时保持”分离建模，为 LDPC 码率与读阈策略提供可回归的输入数据。可依赖平台的温控/电压扫/按速接口与数据分析环境快速出图。层间/位点差异：整页位图与 0→1/1→0 分离，支撑“3D 层间与平面内”差异、邻近耦合与读扰机制验证。极端环境研究：NanoCycler 提供扩展温度与功耗/时序联动分析的资料与方案，用于任务关键型存储研究（如车规、工业控制）。6) 走向量产：如何扩展/定制 NanoCycler 满足“产线筛选”产线筛选关注点（可据此配置门限/脚本）：来料一致性：RBER 初值分布、坏块/坏页、页级尾部；读阈与重试能力：默认/优化读电平下的页错误率，重试阶数与触发率；接口可训练性：不同速率（800 MT/s/1.6 GT/s/2.4 GT/s）下 DQS 窗/边际；功耗画像：关键操作的峰值电流、平均功耗与持续时间分布（用于电源设计余量核查）；温度与电压容限：按批次做 Temp×Volt 小矩阵抽检，剔除边界不稳样品；供应商差异化：同一流程脚本在跨厂商 NAND 上的统计差异，形成 binning 策略。NanoCycler 的量产化抓手：架构扩展：1→6→24/48→84-socket 的可伸缩系统，每 socket 独立流程/温度/频率/电压，并行跑不同“实验/筛选程式”；多机共享中央数据库，支持批量溯源与 SPC/趋势图。流程与脚本：GUI 流程 + Python API（可选 C++），调用 ONFI5 与 Vendor-Specific 指令，复合操作一键复用；结合数据分析环境，把“判退/降档”规则固化为自动化报表。按速特性化：在实际目标速率（最高 2.4 GT/s）与应用相似的工作方式下进行筛选，避免“慢速测试、上线翻车”的错配。工程规格映射：将 PDF 规格中的电源可编程范围（Vccq/Vcc/Vpp）、温控范围与精度、数据收集与时序分析等，转化为产线 SOP 的“可测项与合格线”。7) 推荐的一套“可落地流程”（可直接抄用）搭台：选定目标速率与温度/电压窗口，在 NanoCycler 建立项目骨架（器件定义、封装治具、测试工况、数据库 Schema）。建模：用小样本在研发阶段跑 Aging-Retention-Disturb 基线，产出 RBER/读阈/功耗/时序四维画像，形成初版门限。扩面：迁移到 24–84 socket 并行，做批次/厂商/层号维度的统计对比；把不合格规则落入 Python/GUI 流程自动判定。闭环：将“最优读阈/读重试阶数/功耗峰值位置/时序窗”配置导出，回灌到主控固件与系统电源设计；同步把产线统计回写研发数据库，持续迭代。关于QLC NAND特性分析和测试的总结QLC 的价值 = 容量密度 × 成本优势，但要把它变成稳定、可预期的产品体验，关键在于用按速、按环境、按序列的系统化特性分析把“物理不确定性”消解在研发阶段。NanoCycler 把阵列错误学、功耗与时序完整性三条链路统一在一台设备与一套数据工作流里，既能给固件算法提供“会变的真值表”，也能把产线筛选变成“跑得快、判得准”的工程化流程。参考与延伸阅读（选）NplusT 官方 NanoCycler 产品页与资源（按速 2.4 GT/s、ONFI5、功耗/时序/温控、84-socket、中央数据库等）。NanoCycler Demo：阈值分布随老化/保持/干扰迁移与最优读电平搜索。NanoCycler 规格要点（速度档、协议、数据收集、温控、电压与时序能力等）。FMS 2025：QLC 相关动态与大容量产品动向。FMS 2025 相关动态Tom's Hardware, Sandisk unveils colossal new 256TB SSD with new UltraQLC flash memory - enterprise-grade SSDs for high density storage also come in 128TB14天前Tom's Hardware, Silicon Motion reportedly prepping SM8466 SSD controller witha PCIe 6.0 x4 - leak claims it will be unveiled at FMS 2025, sporting speeds of up to 28GB/s更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本文介绍的NplusT公司的NanoCycler请参考chapter 7.1。白皮书下载链接 (或者点击下面的二维码直接下载）：https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

随着数据中心对高带宽、低延迟与缓存一致性需求的日益增长，PCIe 6.0/CXL 3.0（Compute Express Link 3.0）作为一项基于 PCIe 的新世代互联技术，正迅速成为关键技术路线。而今年，Samtec 成功验证了 CXL 3.0 over fibre，展示了光纤链路在未来数据中心设计中的巨大潜力。一、验证平台概览光学链路核心：使用 Samtec DC24 Active Optical Connector 搭配 FireFly 光纤系统，支持远距离（如 100 米）链接，维持 PCIe/CXL 高性能与低延迟特性。适配器助力传输：通过集成 Serial Cables PCIe 6.0 E3.S-to-AIC 转接卡（E3.S to AIC adapter）或其 PCIe 6.0 Switch 卡（Gen6 x16 Host Card），将标准服务器接口高效转为支持光纤链路—确保数据完整且高速传输。二、Serial Cables 适配卡亮点E3.S to AIC Adapter 专为 PCIe 6.0 准备，搭载高品质PCB和connector涉及，提供完整 Gen6 通道，大带宽下仍能维持卓越信号完整性，真正让实验与验证更轻松。下面两图分别是Gen6 x16和x8转接卡。Gen6 x16 Host Card (含 Switch) 集成 Broadcom Atlas 3 fan-out switch，支持多达 64 条 Gen6 通道向下游设备分发，配置灵活，控制简单，专为高复杂度测试平台设计，参见下图，具体解释可以参考本文底部的白皮书chapter 5.1。三、Samtec 关键技术与测试成绩Samtec 的 PCIEC电缆支持高达 64 GT/s PCIe 6.0 流量，已通过 FLIT 模式下无错误传输，并通过了 PCI-SIG 合规测试 The Samtec Blog。在另一项侧板演示中，Samtec 的 Flyover Cable 系统在中板与前置I/O间展现了每通道高达 112 Gbps PAM4 的能力。同时，其 CXL-capable 互连解决方案，支持超过 112 Gbps PAM4 的性能，为未来功能扩展提供保障。四、实施流程建议准备平台：使用Serial Cables 的Gen6 host卡，插入 Serial Cables 的 E3.S-to-AIC 转接卡或 Host Switch 卡，开启 Gen6 通道支持。光纤链路搭建：配置 DC24 Active Optical Connector + FireFly 系统，跨接主机与 CXL 终端设备。验证测试：使用 Samtec PCIEC电缆进行 PCIe 6.0 传输；可以集成 SerialTek PCIe 6.0/CXL 3.x 协议分析仪监测链路完整性与错误率。结果评估：确认 FLIT 模式下无错误（BER ≈ 0），并通过 PCI-SIG 合规性验证。五、核心价值提炼零改动平台起步：无需全新硬件平台，通过 Serial Cables 主机卡和适配卡即可实现 Gen6 支持。长距离、高性能传输：借助光纤链路，突破传统铜缆长度限制，适配未来规模化数据中心架构。面向未来的 CXL 基础设施：验证成功不仅证明技术可行，还为新一代互联策略预铺基础。如需配图或更详细技术参数（如眼图、PAM4、FLIT 模式示意等），可联系saniffer 获取，或者索取详细技术手册与照片。六、总结 借力 Serial Cables 的 PCIe 6.0 适配技术，Samtec 成功演示了 CXL 3.0 over fibre 的前瞻性方案。这不仅展现了两家公司在高速互联领域的深度协作，也为面向未来的数据中心互联技术提供了有力支持。希望这篇文章能够充分宣传这项创新成果。更多关于PCIe Gen6的测试工具和技术，请下载我们2025.6.16最新更新的白皮书12.2版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本视频演示的产品请参考章节5.1。下载链接 (或者点击下面的二维码直接下载）：链接: https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

前面两天我们发了《FMS 2025闪存峰会参会情况和技术趋势会后分析》，在FMS展会现场的PCI SIG展台，Marvell展示了其Gen6 retimer的杰出性能和表现。参见下图的照片和展示讲解视频。 我们花费1个小时处理本期视频并处理添加了英文字幕供大家参考,参见下面的视频，如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！如果你觉得这篇文章对你有帮助，也希望帮助到更多人，欢迎分享到朋友圈或者与朋友讨论！ 下面是关于本次Marvell PCIe 6.0 retimer演示的具体说明： 该演示展示了 Marvell 使用 SerialCables 的 PCIe 6.0 switch card、Micron PCIe 6.0 SSD 和 Marvell 自家的 PCIe 6.0 retimer 搭建测试环境的实验过程： Marvell基于PCIe 6.0的实验验证案例 在高速互连技术不断演进的背景下，美国Marvell公司展示了其PCIe 6.0信号重定时器（retimer）在实际应用场景中的卓越能力。此次实验搭建的环境，融合了多家业界领先企业的前沿产品： SerialCables PCIe 6.0 Switch Card：提供从主机到外设的高速通道。 Micron PCIe 6.0 SSD：作为存储端点，承载高带宽读写测试。 Marvell PCIe 6.0 Retimer：用于补偿链路中由线缆和拓扑复杂性带来的信号损耗，确保链路质量。 实验架构 测试起点为一台PCIe Gen5主板，通过SerialCables的Gen6主机switch卡连接至Marvell的PCIe 6.0 retimer。信号随后经由长达2米的线缆传输至Micron的PCIe 6.0 SSD端点。如此设计的目的，是故意引入显著的插入损耗（Insertion Loss），以模拟复杂布线和实际部署环境中常见的严苛条件。 实验结果 在这种苛刻条件下，链路依然能够维持约26 GB/s的传输带宽，这一数值与PCIe 6.0标准所期望的性能高度一致。借助Marvell retimer的信号恢复和均衡能力，测试中通过GUI界面还展示了其提供的眼图监控（Eye Monitor）与伪随机码序列（PRBS）测试功能，进一步证明了其在链路调优与诊断中的实用价值。 演示总结 该实验清晰地表明，Marvell PCIe 6.0 retimer能够在长距离、高插损环境下显著提升链路稳定性与性能。与SerialCables的交换卡和Micron的SSD配合使用，不仅再现了实际数据中心可能面对的复杂环境，也为PCIe 6.0在高性能计算与存储系统中的大规模部署提供了有力的验证依据。 下图是PCIe 6.0 主机卡，既可以作为RC (root complex）端，也可以做EP（end point)端。更加详细的信息可以下载本文底部的测试工具白皮书，参考章节chapter 5.1。 下面是PCIe 6.0 E3.S/AIC adapter，用于将Micron PCIe 6.0 E3.S SSD转接为插卡。 更多关于PCIe Gen6的测试工具和技术，请下载我们2025.6.16最新更新的白皮书12.2版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。本视频演示的产品请参考章节5.1。 下载链接 (或者点击下面的二维码直接下载）： 链接: https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们发现有些电源模块有一种名字叫PCIe 5.1的电源插口，现在一些大功率的GPU或者PCIe 6.0 Host Card等主机卡因为超过75W的最大PCIe插槽供电，从而不得不接入这种电源输入，参见下图第三个。 那么，为什么6+6+4的16芯的供电口称为pcie5.1接口，这个和pcie 5.0协议有关系吗？ 其实， 6+6+4 的 16-pin 供电口，实际上是指 PCIe 5.1 / 12VHPWR（12 Volt High Power）接口，它和 PCIe 5.0 协议本身几乎没关系，名字容易让人误解。 1. 为什么叫 “PCIe 5.1 接口”？ PCIe 5.1 这里指的并不是高速信号协议版本，而是 PCI-SIG 在 PCIe 5.0 规范发布后，补充的一版电源供给规范。 在 2021 年 PCI-SIG 发布的 PCIe 5.0 CEM（Card Electromechanical）规范之后，他们在 PCIe 5.1 CEM 增补里引入了 12VHPWR 高功率供电接口，用于支持显卡/加速卡高功耗需求（最高 600W）。 因此厂商宣传时会写 “PCIe 5.1 电源接口”，但它只是 物理供电标准的更新，和数据传输速率（PCIe 5.0 的 32 GT/s）没直接关系。   2. 6+6+4 的含义 6+6：12 根主供电触点（6 正极 + 6 地线），承载大电流（可达 55A+）。 +4：4 根信号触点（Sense/Control），用于检测电缆规格、最大允许功率，以及防止使用低规格线缆导致过载。 这 4 根信号脚会告诉显卡它能否安全地拉取 150W / 300W / 450W / 600W。 3. 与 PCIe 5.0 协议的关系 没有直接关系。 PCIe 协议版本（5.0/6.0）：定义的是数据链路层和物理层信号传输速率、编码、链路训练等。 12VHPWR 接口（PCIe 5.1 CEM 规范）：定义的是显卡插槽/外部供电的物理接口形状、电气特性、功率上限。 它只是“恰好”在 PCIe 5.0 时代引入，并收录在 PCIe 5.1 CEM 文档里，所以名字上被厂商叫成了“PCIe 5.1 电源接口”。 更多关于PCIe Gen6的测试工具和技术，请下载我们Saniffer公司2025.6.16最新更新的白皮书12.3版本 - 《PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver12.3》。 白皮书下载链接 (或者点击下面的二维码直接下载）： https://pan.baidu.com/s/18_c11aeFhSBe2qa-jUFs_Q?pwd=mm9y 提取码: mm9y 如果你有其他任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。