2026年春节前有使用PCIe 5.0 M.2协议分析仪的用户提到想分析主机关机时候的SSD掉电时序碰到的问题，例如PLN(Power Loss Notification)边带信号和其它信号的前后时序关系，以及间隔时间等等，来解决因为时序不对，或者由此导致的SSD损坏或者数据丢失等问题。我们将该诉求和SerialTek研发沟通后，其工程部门迅速定制开发了一款新的M.2治具可以实现针对PLN#的实时监控、记录和分析。我们今天的拍摄的15min的高清视频就清楚地演示了这一点。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面这份文字总结基于我们本次提供的视频内容，按“目标—搭建—操作—观察—方法—结论/价值”的逻辑，把关键动作与要点串起来，便于理解我们上面整个演示过程。 1. 视频主题与核心目标 视频围绕 SerialTekPCIe 5.0 协议分析仪 的一个“业内高频使用”的关键能力展开：把 M.2 SSD 的 Sideband（边带/旁路）信号与 PCIe Packet（TLP 等协议层数据）放到同一份 trace 里联动观察，用来诊断 SSD 在 上电/下电/关机 等过程中出现的各种疑难问题。 本次特别聚焦一个在 SSD 掉电场景里非常关键的边带信号：PLN（Power Loss Notification） ——用于在掉电/关机过程中向 SSD 控制器发出“即将掉电”的通知，从而触发主控做缓存数据落盘（flush），降低数据丢失与盘起不来的风险。 2. 测试环境与硬件链路搭建（从“主机”到“盘”再回到“主机”） 演示环境是一个开放式台式机测试平台（AMD CPU + 主板 M.2 插槽），被测盘是 Samsung PM9A1（PCIe 4.0 x4）。 链路不是把盘直接插在主板 M.2 上，而是为了“可观测性/可注入/可抓取”，串了多层模块，形成一条“可插拔、可旁路、可引出 sideband”的链路： 主板 M.2 插槽（Host 侧源头） Quarch M.2 Breaker / 故障注入模块（可对边带信号做拉高/拉低等操作，也能监控电压；视频提到管理模块配套软件） Host Side Adapter（HSA，视频提到 SerialTek Host Side Adapter）：把 M.2 形态转换成便于串接分析仪的形态 SerialTek PCIe 5.0 Interposer / POD（旁路分析模块）： 高速差分对（Upstream/Downstream，x4 lanes）进入分析仪做协议抓取 Sideband0（SB0）线束把 CPU↔SSD 之间的边带信号引到分析仪 Device 侧接入 SSD，再通过链路返回主机 一句话：这套搭建让你同时拥有三种能力： (a) 看协议包、(b) 看边带时序、(c) 还可以对边带信号做可控扰动/注入。 3. 关键观测对象：哪些信号要一起看，为什么 视频强调：诊断关机/掉电问题时，常见要把以下信号放在一张时间轴上看“前后关系”： PLN（Power Loss Notification）：掉电通知信号（演示重点） PERST#/PCIe Reset（视频里多次说“PCIe Reset”）：关机过程中的复位相关信号 CLKREQ# / Clock Request（视频直接提到）：时钟请求相关 3.3V（M.2 供电）、以及视频里也提到可看 12V（更偏整机/板级供电域，例如PCIe插卡或者eSSD等） 同时配合 PCIe 协议层数据（TLP 等）：看掉电前后主机/设备是否仍在发包、链路是否异常终止等 为什么要这样看？因为很多现场故障并不是“盘坏了”，而是关机时序、掉电余量、通知窗口不满足主控 flush 的需求，最终表现为： 关机后盘偶发“起不来” 数据盘起来了但数据丢失/文件系统损坏 或者异常重枚举、链路训练异常、错误包激增等 4. 演示的软件与抓取流程（从“开始抓”到“关机触发”再到“离线测量”） 4.1 分析仪软件形态 视频明确提到：SerialTek 的抓取/管理界面是 Web UI（不需要传统“重客户端”方式）。演示中在大屏幕打开 SerialTek Web 软件，进入 CAPTURE 模式。 4.2 基本抓取步骤 在 Web UI 里 Start Capture（开始抓包/抓信号） 系统开机后，链路很快训练到 PCIe Gen4 x4（16GT/s x4）（视频中明确出现） 进入系统（视频提到 CentOS），用命令/工具产生 NVMe 访问（视频出现类似 “nvme list”，并提到看到 TLP packet 有活动） 通过 Quarch 模块/软件对 PLN 做拉高/拉低验证（确认信号可控、可观察） 执行关机/掉电动作，让系统进入真实的“关机序列” Stop Capture，打开 trace 文件做离线分析 5. 关机/掉电时序的“理论顺序”与“风险点” 视频里给出了一个很工程化的结论：在 Windows/Linux 的正常关机/Power off 过程中，通常存在一个“应当遵循”的先后顺序与时间窗口。 5.1 典型顺序（视频表达的含义） 先出现 PCIe Reset（PERST# / “PCIe Reset”）相关动作 接着出现 PLN（掉电通知） 再往后才进入供电域真正掉电（例如 3.3V 拉低） 5.2 关键时间窗口（视频给出量级） 视频明确强调： 在 PLN 发出之后，应该给 SSD 控制器留出一个“落盘窗口”，大致 50ms～100ms 甚至 ~150ms 的量级（视频原话是这个范围），用于主控把 buffer 里的数据 flush 到 NAND。 风险点： 如果 3.3V 掉得太快、或者 PLN 太晚、或者 reset/clock/供电顺序反了、或者预留时间不够，就可能导致： 数据未刷写完 → 数据丢失 更严重时主控状态/映射表损坏 → 盘下次启动失败（“盘起不来了”） 6. 本次实测：如何在 trace 里“精确量测”信号间隔 视频后半段演示了一个非常实用的“读图方法”——在 trace 的 sideband 信号区放大并做时间差测量： 打开 sideband 信号视图 反复放大到关键边沿清晰可见 鼠标悬停可显示时间点 通过 Set Mark Start / Set Mark End 在两处边沿打标 软件直接给出两点之间的时间差（视频中演示得到一个 约 15ms 的间隔示例） 这里传递的关键不是“15ms 就一定错”，而是：用协议分析仪把“你以为差不多”变成“可量化、可对齐、可复现”的证据——之后你就能拿着毫秒级（甚至更细粒度）的数据去定位：到底是 BIOS/OS 关机序列、主板电源管理、SSD 固件策略、还是中间模块/供电域设计导致的问题。 7. 方案对比：为什么有时必须用“协议分析仪”，有时用“更便宜的电源/边带采集”也够 视频里给了一个很实用的选型对比： Quarch PAM/管理模块： 能抓很多边带/电压信号（包括 PLN、Reset、Clock Request、3.3V、12V 等），成本更低； 但它 不能抓 PCIe packet。 SerialTek PCIe 协议分析仪（Interposer + Sideband 引出）： 不仅能看边带/电源时序，还能把 协议包（TLP 等）和这些信号严格对齐在同一时间轴上。 当你需要回答“掉电前后链路上到底发生了什么、是否还有未完成的事务/错误包/异常终止”等问题时，分析仪更有决定性价值。 8. 演示结论 PLN 的价值不在“有没有”，而在“发出的时刻与后续供电掉落之间是否留足 flush 窗口”。 关机/掉电问题很多是时序问题，不是单纯 SSD 或主板“质量问题”。 把 Sideband + 电压 + PCIe Packet对齐，是定位“偶发、难复现”问题的高效路径。 分析仪软件的 marker 量测能力，可以把争论变成可验证的数据：信号间隔到底是 15ms、50ms 还是 150ms。 若只需看边带/供电时序，较便宜的采集方案可能够用；但若要追溯协议层行为，必须上SerialTek PCIe协议分析仪。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB) 链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们前两天发了下面的两篇文章后，有细心的工程师问，文章里面的两个转接卡之间通过MCIO x8 cable直接连接可行吗？ 如何将一张高功耗需外置供电的PCIe 5.0 x16插卡延伸到主机机箱之外1米？ 带了18个PCIe 5.0 x8（或者说9个x16）接口switch板卡到底能帮你做啥测试 参见下图的两张卡：短卡+长卡 今天就来通过实际演示来验证这个事情，我们将在PCIe 5.0服务器和Gen5 x16 GPU卡之间做这个实验。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 以下为基于上面的视频文件内容整理的文字总结。 PCIe Gen5 短卡 + 长卡 转接拓扑演示总结 一、视频核心主题 本视频围绕 PCIe Gen5 信号质量转接方案 展开，重点演示了两类转接卡（短卡与长卡）的结构、拓扑连接方式及实际系统运行验证，说明其在高性能设备（如 GPU）测试环境中的应用场景与实际可行性。 本期演示视频简单可概括为： 展示如何通过 PCIe Gen5 → MCIO x8 → PCIe x16 的组合转接结构，实现高质量信号延伸与设备外置测试。 二、涉及的两类核心产品 视频中介绍了两张关键转接卡： 1️⃣ PCIe x16 → 双 MCIO x8 小转卡（短卡） 结构特征： 上游端口：PCIe 金手指（插入主板） 下游端口：2 × MCIO x8 信号质量：Gen5 供电：带小型辅助供电孔 功能：纯信号转接（无额外复杂模块） 特点： 结构简单 专注信号完整性 适合标准 Gen5 测试环境 2️⃣ 双 MCIO x8 → PCIe x16 插槽转接卡（长卡） 结构特征： 上游端口：2 × MCIO x8 下游端口：PCIe x16 CEM 插槽 信号质量：Gen5 附加特性： ATX 4-pin 外部供电接口 板载指示灯 适合高功耗设备 特点： 可支持大功耗设备（如 GPU） 具备额外供电能力 更适合完整设备挂载测试 三、整体拓扑结构说明 本视频演示的完整链路结构如下： 主板 PCIe 插槽        ↓PCIe → MCIO x8 小转卡        ↓MCIO x8 延长线        ↓MCIO → PCIe x16 长转卡        ↓PCIe 延长线（30cm Gen5）        ↓GPU Device 拓扑关键点说明 小转卡：负责将 PCIe 转为 MCIO 延长线：实现物理距离拉伸 长转卡：再转换为 PCIe x16 插槽 GPU：最终被挂载的 End Device 该结构本质上实现了“PCIe 物理分离 + 延长 + 再插入”的完整链路。 四、上下游端口角色区分 视频中特别强调了端口方向性： 转接卡 MCIO 端口角色 PCIe 插槽角色 小转卡 下游端口 上游端口 长转卡 上游端口 下游端口 这对于 PCIe 架构理解非常关键，因为： 上游端口（Upstream Port）：连接 Root Complex 下游端口（Downstream Port）：连接 Endpoint Device 五、实际系统验证过程 为了验证转接链路的可靠性，视频进行了系统层面的测试： 测试方法 使用 lspci 查看设备挂载状态 确认 GPU 正确枚举 查询 Link Status 验证链路运行速率 测试结果 GPU 成功枚举 Link Status 显示：Gen5 x16（32GT/s） 无链路降级 系统稳定运行 这说明： 即便经过 MCIO 延长与双重转接，链路依旧保持 Gen5 x16 满速运行。 六、典型应用场景 视频中提到的实际应用包括： 1️⃣ 无 MCIO 接口场景下的转接需求 当主板没有 MCIO 接口，但测试环境需要 MCIO 时，可使用该转接方案。 2️⃣ 温箱 / 环境测试 由于设备与主机物理分离，可以： 将被测 Device 放入温箱 保持主机在外部 进行高低温可靠性测试 这对： GPU AI 加速卡 FPGA 板卡 开发板 都非常有意义。 3️⃣ 大尺寸 GPU 测试 由于 GPU 体积较大： 直接插接空间不足 需要 30cm Gen5 延长线 该方案支持： 高功耗、大尺寸 PCIe 设备的外置测试部署。 七、与上一期视频的关联 本视频是上一期内容的延伸： 上期演示的是 PCIe 真5 信号接收质量 本期增加了完整链路结构 验证系统层运行能力 形成了从“信号质量”到“系统稳定性”的完整验证闭环。 八、技术价值总结 本视频体现的核心技术价值包括： ✅ 1. Gen5 信号完整性验证 通过多段链路仍保持 Gen5 x16 满速。 ✅ 2. 模块化测试架构 可拆分、可延长、可重构。 ✅ 3. 高功耗设备支持 带 ATX 供电接口，适配 GPU。 ✅ 4. 工程测试灵活性 支持温箱测试、远端测试、物理隔离测试。 九、整体结论 本视频演示了： 通过 PCIe Gen5 转 MCIO x8 再转回 PCIe x16 的双转接架构，可以在保证 Gen5 信号质量的前提下，实现设备物理延伸与稳定运行。 该方案适用于： GPU 验证 AI 加速卡测试 开发板调试 温箱可靠性实验 信号完整性实验环境 整体结构简单、信号稳定、部署灵活，是一种高价值的工程测试工具方案。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB) 链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们之前写过很多文章，也拍过很多视频，关于如何将PCIe 5.0和PCIe 6.0插卡延长到主机机箱外面0.3, 0.5, 1米，或者延长出去10，20，50米，主要采用下面两种方式，感兴趣的朋友可以再翻阅一下Saniffer公众号之前的文章和视频（查询关键词：PCIe 延长，或者PCIe 光纤）： PCIe 5.0和6.0 x16插槽延长线 PCIe over Optics（通俗也叫PCIe over Fibre)延长方案 但是，我们有时候在实验室做测试的时候，基于各种原因想将一个PCIe 5.0 x16插卡，例如GPU卡或者AI加速卡，从机箱内部的PCIe插槽拿到到机箱外面，除了上述两种常见的延长方案外，短距离一般都是采用第一种方案，即高品质的SerialCables公司的Gen5 或者 Gen6 x16延长线，其它还有什么方法可以方便办到呢？尤其是这些插卡需要单独外置供电、功耗很大的场景在下面的时候。 我们今天就来讲一个“短卡 + cage”笼子的故事。首先看看长啥样子，后面大家可以直接点击视频看演示，或者视频后面的文字总结。 “短卡”实际是一个PCIe 5.0 x16金手指转接到两个PCIe 5.0 x8 MCIO cable接口的转接卡 "cage”笼子是个俗称，实际是一个配置了CRPS（Common Redundant Power Supply）电源模块的，带散热风扇（速度可调）的内置了一张2* PCIe 5.0 x8 MCIO cable 接口转接成一个PCIe 5.0 x16 插槽的高品质转接卡 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 下面是基于上面的视频文件整理的一个总结，我们按“背景—痛点—方案—搭建—验证—结论—延展”结构展开。 1. 视频目的与背景：为什么要讲这张“短卡 + cage”的拼接方案 视频开头先交代：团队有一块业务是提供高品质测试环境搭建类产品，覆盖转接线、延长线、转接卡等，用来把实验室里“缺的接口/缺的形态”补齐，快速搭建可复现的测试链路。 本期重点介绍的是一张 “PCIe Gen5 x16 → 2×MCIO Gen5 x8” 的转接卡（MCIO 转卡）：把服务器上常见的 PCIe 插槽形态，转换成 MCIO 线缆接口形态，以满足 MCIO 方向的测试需求。 2. 核心痛点：服务器只有插槽，没有 MCIO，测试怎么做？ 视频里非常明确地给出痛点场景： 实验室现有服务器是传统 PCIe 插槽，没有 MCIO 接口； 但又希望开展一些 MCIO 相关测试（线缆、笼子、设备卡等链路验证）。 传统“最直接”的解法是买一台带 MCIO 端口的服务器，但如果只是小规模验证或阶段性测试，成本与精力投入都不划算。 3. 给出的两条可行路径：Switch 卡“顺带转接” vs 专用转卡 视频中给了两种路径： 如果你已经有从Saniffer公司购买的PCIe 5.0或者6.0 switch 卡（视频提到“这张 PCIe 6.0 switch 卡”），其下行带 MCIO 端口，那么把它插进服务器，相当于获得了 MCIO 下行能力（起到“转接效果”）。 更通用、更轻量的方式：直接使用这张 PCIe→MCIO 专用转接卡。这张卡结构极简——只做形态转换，不额外做供电/其它复杂设计。 视频拍摄的另一个目的，是“告诉大家有这个卡”以及“证明它是可用、好用的”。 4. 测试环境搭建：从插槽到设备，中间“转了两道” 整个链路是一个典型的“插槽形态 → 线缆形态 → 再回到插槽/设备形态”的拼接验证： 服务器：一台 Gen5 服务器，把 PCIe→MCIO 转卡插在服务器 PCIe 插槽上。 线缆：两根 1 米 MCIO x8 线缆（视频强调“真6信号质量”，用于提高链路裕量与稳定性）。 “银色笼子 cage”：把 2×MCIO x8 转成 一个（Gen6 x8）插槽形态，并且内部已插入一张 CPU 卡（用于作为被测设备端）。 视频明确总结：链路“当中转了两道”——先把插槽转成两个 MCIO 端口，再把两个 MCIO 端口转回到笼子里的插槽/设备，最终连接到目标 device。 5. cage 的角色与价值：信号质量 + 供电散热一体化 视频对 cage 的评价非常“工程师视角”： 信号质量非常好，在他们测试过的各类转线/转卡里属于“最稳的一个”，基本可视为“即插即用、少踩坑”。 cage 集成了散热与供电，并提供多种供电接口：既有传统 8pin，也提到新的 12+4（PCIe 5.1 供电口），说明它适合承载功耗更高的设备形态验证。 这等于把“接口形态转换”和“被测设备的供电/散热/机械固定”一起解决，减少环境变量。 6. 验证方法：用系统枚举 + Link Status 证明链路达标 搭好环境、上电后，视频展示在系统里验证： 先查看当前挂载/枚举到的 PCIe 设备，并通过关键字（视频举例“摩尔”）快速定位目标卡；能正常枚举说明链路基本工作。 再进一步核对 Link 能力与实际 Link 状态：视频指出目标设备“能力是 Gen5 x16，实际状态也是 Gen5 x16”，符合预期，说明这条“转卡 + 线缆 + cage”的拼接链路在速率与通道宽度上没有被降级。 最后给出结论：这张“Gen5 信号质量”的 PCIe→MCIO 转卡“蛮好用，没有什么问题”。 7. 产品定义总结：这张转卡到底是什么、不是什么 视频在收尾处把产品边界讲得很清楚： 上游（Upstream）：PCIe 金手指（插在服务器 PCIe 插槽） 下游（Downstream）：2×MCIO x8 端口 功能属性：就是转接卡，没有额外复杂电路。 这类“功能边界清晰”的产品，通常更容易被工程团队纳入测试物料库：用途直接、风险可控、复用性高。 8. 适用场景与可复用的测试思路（从视频反推的“工程用法”） 结合视频内容，可以把它的用途归纳为三类可复用场景： 接口形态迁移：把“只有 PCIe 插槽的服务器”临时变成“可接 MCIO 线缆的主机侧”，避免为了接口而买整机。 线缆/转接系统验证：通过“转两道”的拼接链路，验证 MCIO 线缆、cage、被测卡在高等级信号质量链路下能否稳定跑到目标速率/宽度。 快速出结论的验证流程：先“枚举是否正常”，再“核对 Link Status（速率/宽度是否降级）”，这是非常典型、可复制的 Bring-up 与验收方法。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB) 链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

我们今天花点时间来看一块基于 Broadcom 的 PEX89144（144 Lane PCIe 5.0 Switch）开发的 Gen5 Switch Board，这张卡本质上是一块“可编程拓扑结构实验平台”，对于需要做高端互连测试、割裂测试、故障注入、协议分析的团队来说，战略价值非常高。废话不多说，先上图。Gen5 x16 144 lane switch卡正面图Gen5 x16 144 lane switch卡下行连接插卡、上行连接主机插槽使用的转接卡Gen5 x16 144 lane switch实际物理连接拓扑图（上行连接到主机）下面我重点围绕常用的两个场景，同时延展其在验证体系中的其它应用价值，做个简单介绍。希望详细了解的朋友可以通过该文章底部下载白皮书，或者联系我们。一、硬件结构解析：144 Lane 的完全释放1️⃣ 物理资源配置这块 switch board：核心芯片：PEX89144（PCIe Gen5）总 lane 数：144 lanes接口形态：18 个 MCIO x8逻辑组合：2 个 MCIO x8 = 1 个 x16共 9 组 x169 × 16 = 144 lanes（完全占满）这是非常“工程理性”的设计 —— 没有浪费 lane。2️⃣ 板级结构特征（结合图片）从图可以看到：中央为 PEX89144 + 主动散热周围环绕 18 个 MCIO x8 接口通过 adapter：上行 → 插入主机 Gen5 x16 slot下行 → 连接 endpoint 割裂板 / DUT这种设计的核心思想是：把 PCIe Gen5 Switch 从“服务器内部资源”抽象成“可外接拓扑实验平台”这对于做验证和故障定位极其关键。二、场景一：单 Uplink x16 + 8 Downlink x16拓扑结构Host (RC)   │ Gen5 x16   │ PEX89144   ├─ x16 → EP1   ├─ x16 → EP2   ├─ x16 → EP3   ├─ x16 → EP4   ├─ x16 → EP5   ├─ x16 → EP6   ├─ x16 → EP7   └─ x16 → EP8关键能力✔ 最大扇出测试能力单个 RC同时驱动 8 个 x16 Endpoint全 Gen5 速率（32GT/s）带宽计算：单 x16 Gen5 ≈ 64 GB/s 单向8 × 64 GB/s = 512 GB/s aggregate downstream这在实验环境中非常夸张。场景一的核心测试价值1️⃣ 大规模并行 Endpoint 压测适用于：8 块或者16块 Gen5 SSD8 块 Gen5 NIC8 块 AI 加速卡可以测试：Switch 内部 arbitration 行为Head-of-line blockingVirtual Channel 调度ACS / AER / DPC 触发情况2️⃣ 典型应用（结合日常实验室测试）多块 E3.S Gen5 SSD 在单 RC 下的公平性测试多 GPU/NIC 混插场景端口电气异常时对其它端口的影响这对于做：PCIe analyzer + PAM故障注入电气 Idle 诊断极具价值。三、场景二：多 Uplink 架构（例如 3×x16 Uplink）这是这颗芯片真正“高级”的地方。可通过 firmware 重构端口类型PEX89144 支持：多个 Root Port端口角色可配置SR-IOV / NTB 模式支持Port bifurcationNon-transparent bridge举例：3 Uplink + 6 DownlinkHost A ─ x16Host B ─ x16Host C ─ x16            │         PEX89144            │        6 × x16 EP场景二的战略价值1️⃣ 多主机共享设备池测试可以验证：多 RC 同时访问 SwitchMulti-root I/O VirtualizationPeer-to-peer path routing适合：CXL 未来架构过渡验证多 CPU 节点共享加速卡2️⃣ 高端应用场景延展结合 Broadcom 官方典型应用：GPU fabricNVMe JBOFAI 训练平台Composable InfrastructureDisaggregated Storage你这块板实际上可以做：“简化版的 PCIe Gen5 Composable Fabric 验证平台”四、PEX89144 技术亮点拓展1️⃣ 非透明桥（NTB）可以：两台服务器互联共享内存做 HA 测试2️⃣ Peer-to-PeerSwitch 内部支持：EP ↔ EP不经 Host这对 GPU P2P、NVMe P2P 很关键。3️⃣ 强大的错误管理AERECRCHot reset propagationSurprise Down你可以构建复杂故障场景：某个端口 electrical idle某个 lane degrade某端口降速Link flap观察其它端口行为。五、对于从事CPU/GPU/DPU/NIC/SSD验证实验室的意义你们如果经常需要如下针对PCIe的测试，例如：针对PCIe 5.0接口的CPU, GPU, DPU, NIC, SSD测试故障注入高速链路诊断Switch/Retimer/Redriver验证这块 144-lane switch board 可以成为：“拓扑可编程实验母板”它的价值在于：✔ 可以模拟服务器真实拓扑✔ 可以构造边缘异常场景✔ 可以进行多设备冲突压力测试✔ 可以验证 retimer 行为✔ 可以测试 L0p / ASPM 交互六、技术深度总结模式Uplink 数Downlink 数应用场景场景一1×x168×x16扇出型测试场景二3×x166×x16多主机共享扩展9×x16 任意分配动态 firmware 配置Composable七、从商业视角的定位这块板本质是：Gen5 高密度 PCIe Fabric 实验核心它可以成为：SSD 厂商验证平台AI 加速卡互连平台Retimer 厂商调试平台协议分析器验证平台CXL 过渡验证基础设施八、一句话概括：这块 PEX89144 144-lane Gen5 Switch Board，是一个可以被 firmware 重新定义拓扑的“PCIe 5.0 实验级可组合互连核心”。它的真正价值，不在 144 lanes，而在“可编程拓扑”。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB)链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

今天针对我们Saniffer公司汇编的针对PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书 15.X版本的核心内容做了一个视频讲解，视频总长度大概4小时，感兴趣的朋友可以通过本文底部的联系方式联系我们。下面是针对本次讲解的一部分核心内容的演绎和总结。当PCIe走向Gen6时代，测试正在发生什么变化？——从《Saniffer PCIe测试工具白皮书15.0》说起在很多人眼里，PCIe 只是主板上的一条高速接口。但在今天的 AI 服务器、企业级 SSD、自动驾驶系统中，PCIe 已经成为整套系统的“神经系统”。当带宽从 Gen3 的 8GT/s，走到 Gen6 的 64GT/s， 当 NRZ 变成 PAM4， 当 CXL 叠加在 PCIe 之上，测试，不再只是“能不能连上”。而是——是否稳定？是否可靠？是否节能？是否经得起故障与极端场景冲击？这就是《Saniffer PCIe测试工具白皮书15.0》想要回答的问题。一、测试的边界，正在被重新定义过去的验证流程往往是：上电 → Link Up → 看是否能传数据 → Done。但今天的现实是：链路训练异常只在特定边界条件出现SSD 省电模式下功耗异常波动Retimer 引发间歇性错误大规模服务器中出现偶发性死机这些问题，如果没有系统化测试体系，是根本无法定位的。于是，PCIe测试进入“体系化时代”。二、从“抓包”到“全链路验证”白皮书中展示的，不是单一工具，而是一整套验证生态：1️⃣ 协议分析仪 —— 看见问题协议分析仪负责捕获链路上的每一个 TLP、DLLP、LTSSM 状态变化。当链路掉速、训练异常、Unexpected Completion 出现时—— 它是第一现场记录者。这已经成为：芯片 bring-up企业级 SSD 调试GPU / DPU 调试主板兼容性验证的基础工具。但，这只是第一步。2️⃣ 故障注入 —— 主动制造问题真正的系统可靠性验证，不是等问题发生。而是——主动制造问题，看系统能否承受。通过 Error Injection / Fault Injection：注入 CRC 错误模拟链路异常触发极端工作场景验证系统恢复能力在数据中心与车载系统中，这一步越来越重要。因为客户不接受“偶发性故障”。3️⃣ 功率分析 —— 被忽视却最关键的一环很多团队忽略了一件事：功耗变化，往往是问题的先兆。PAM（Power Analysis Module）可以：高精度采集电压、电流、功率长时间稳定记录与协议事件对齐分析观察省电模式切换细节在企业级 SSD 的 APST 测试中， 在 AI 加速卡功耗建模中， 在服务器节能优化中，功率分析已经成为核心验证环节。尤其在“双碳”“能效比”成为关键词的今天。三、Gen6 + PAM4：测试难度指数级上升PCIe Gen6 引入 PAM4 编码。这意味着：信号容限变窄抖动更敏感Retimer / Redriver 复杂度提升故障定位难度上升测试工具的精度、稳定性、可扩展性，都必须升级。测试工程师不再只是“抓包分析者”， 而更像是系统级架构师。四、行业正在发生什么？从白皮书可以看到一个趋势：AI服务器GPU互连复杂化高带宽需求自动化测试成为刚需企业级SSDEDSFF 普及省电模式更复杂功耗与协议事件需要联合分析电动汽车高速通信可靠性故障注入验证功率分析CXL时代内存与PCIe深度融合测试边界进一步扩大五、测试，不再是成本，而是竞争力过去测试被视为：成本中心。但今天，高可靠性、高性能、高能效，都是卖点。谁能更早发现问题， 谁能更快定位问题， 谁能更系统地验证问题，谁就能更快上市， 更少返修， 更少现场事故。测试能力，本质上就是企业工程能力。六、从工具到体系《Saniffer PCIe测试工具白皮书15.0》想表达的核心思想是：现代PCIe验证，必须构建完整工具体系。从物理层 到协议层 到功率层 到系统健壮性（鲁棒性）验证形成闭环。这不是单点能力，而是系统工程。结语当PCIe走向Gen6， 当AI服务器规模指数级扩张， 当汽车变成“移动数据中心”，测试，不再是附属环节。它是整个技术演进背后的“隐形基础设施”。而真正的工程竞争， 往往发生在测试台上。更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB)链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。

现在全球范围内针对各类接口SSD及各种PCIe插卡进行功耗分析、sideband信号监测和回溯分析都非常普遍使用使用Quarch公司的PAM产品，我们今天根据 Quarch 官网产品页面与官方资料 对 Power Analysis Module（PAM） 的主要功能和典型应用场景做个简单的介绍，同时拍摄了将近30分钟的实际操作的高清视频供感兴趣的朋友参考。 注意：今天的视频重点展示了如何使用Quarch公司的QPS(Qurach Power Studio) 软件进行实际操作，适合对于PAM设备如何接入到PCIe链路中间比较熟悉的用户；不熟悉实际物理连接的用户可以在Saniffer公众号查询关键词“PAM"查找我们之前拍摄的各类实际物理环境搭建的高清视频。当然，我们也将根据反馈情况，后续可能加拍更多如何使用PAM进行各类常见的PCIe外设，如插卡，U.2/M.2 SSD的物理连接的实际操作，让大家有更感性的认识。 Power Analysis Module（PAM）主要功能 Quarch 的 Power Analysis Module（PAM） 是一款专为高精度功耗与系统交互分析而设计的测量工具。它通过加入各类接口对应的fixture治具真正连接被测装置与主机之间，从而捕获真实的 电压、电流和功率消耗数据，并支持对关键边带信号（sideband signal，例如PERST#, CLKREQ等，REFCLK#，PLN#等等）进行监测。PAM 提供高分辨率采样、长时间数据记录，并可与 Quarch 的图形分析软件QPS (Quarch Power Studio) 协同使用，实现细粒度的功率与信号变化可视化。 此外，该PAM具有相当丰富的接口支持，可与不同测试夹具连接，以扩展至各种设备以及与多个电源轨道的测量。PAM 与 Quarch 其他测试产品（如 Programmable Power Module, Breakers）使用相同软件和控制接口，这使得整个测试环境能够统一管理与自动化控制。 典型应用场景 1. 系统级功耗分析与调试 PAM 最常用于对主机系统与被测设备（如SSD和插卡）之间的功率交互行为进行深入分析，例如分析电源启动过程、电压波动影响、待机与工作状态功耗等。这对于系统电源设计优化、性能与功耗平衡评估尤为关键。 2. 问题诊断与验证测试 在调试过程中，工程师可以通过 PAM 精确地捕获电源变化与边带信号之间的时间同步关系，从而定位诸如电压毛刺、供电不稳定、时序异常等难以察觉的问题。结合可编程电源模块（PPM）或Breaker模块，可进一步复现并测试异常场景。 3. 自动化与长期数据采集 PAM 支持 USB 与以太网控制接口，并与 Power Studio 软件配合，可实现自动化测试脚本、长期记录大规模数据，以及将结果导出用于后处理与自动判定。这使得它在研发实验室、合规测试与产品性能评估中非常适合用于持续集成或批量验证流程。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。另外，对于该PAM不同功能感兴趣的朋友，为了快速找到所需要的内容，我们将下面近30min的视频内容做了简要说明如下： 00:00:00-00:02:42 软件如何连接到PAM 00:02:42-00:03:16 PAM设备信息查看 00:03:16-00:03:46 PAM设备支持的信号 00:03:46-00:12:28 PAM如何开启抓取 00:12:28-00:13:30 PAM视图查看 00:13:30-00:15:28 PAM瞬时值分析 00:15:28-00:16:54 PAM区域统计值查看 00:16:54-00:17:57 PAM分段统计查看 00:17:57-00:20:38 PAM信息标注Annotation 00:20:38-00:22:58 PAM通道synthetic channel 00:22:58-00:25:08 PAM抓取内容保存 00:25:08-00:25:56PAM抓取内容保存(2) 00:25:56-00:28:54 PAM Python开发 下面是基于我们拍摄视频的一个总结报告，供感兴趣的朋友参考。 Quarch PAM + Quarch Power Studio（QPS）软件 快速上手与核心功能总结报告 一、软件安装与设备连接方式 1. 软件安装 通过 U 盘安装以下组件： Quarch Power Studio（QPS） Java 运行环境 对应操作系统 USB 驱动 安装完成后桌面会生成 QPS 图标（版本示例：v1.49） 2. PAM 管理模式（两种） ① USB 管理模式 使用 USB 管理线连接 PAM 上电后指示灯变绿 QPS 自动扫描并识别设备 优点：简单直接，适合本地调试。 ② 网口管理模式 分两种： 模式 特点 网线直连 类似 USB 管理 局域网接入 支持远程管理 当接入局域网但不知道 IP 时： 使用 TestMonkey 软件扫描同网段设备 IP  在 QPS 中手动输入 IP 添加设备  二、设备信息与信号通道 进入主界面后可以查看： PAM 序列号 Fixture 序列号 型号（如 Gen5 Vertical M.2 PAM Fixture） 固件与 FPGA 信息（Properties → Device） 不同治具支持不同信号抓取能力。 示例 Gen5 M.2 治具支持： 3.3V / 1.8V 电压、电流、功耗 边带信号  三、采样配置 1. 选择抓取信号 路径： Recording → Channel Enable 勾选需要采集的信号。 2. 采样时间设置 可在两个位置设置（自动同步）： Recording → Sample Averaging 主界面 Sample Time 采样范围： 最小：4 μs 最大：理论无限（UI 显示 1 秒但可手动输入更大值） 支持： 模拟信号与数字信号不同采样率 四、三种抓取模式 1️⃣ 手动抓取 点击 Record 开始 点击 Stop 停止 适合快速测试。 2️⃣ 定时抓取 启用： Recording → Recording Duration 勾选： Limit Recording Time 设定： 秒 / 分钟 / 小时 达到时间自动停止  3️⃣ Trigger 抓取（高级模式） Step 1：设置 Pre-Trigger 路径： Recording → Memory 0% → 触发前不记录 100% → 触发后立即停止 中间值 → 触发点前后比例控制  Step 2：选择 Trigger Source 类型 说明 Manual 手动 External 外部触发（In/Out 接口） Threshold 临界值触发（最常用） Step 3：Threshold Trigger 配置 路径： Triggering → Threshold Trigger 两种模式： Edge（边沿触发） Rising 上升沿 Falling 下降沿 Level（数值触发） 设置具体电压/电流阈值 单位需注意（mV 等） 五、数据查看模式 QPS 提供两种视图： 视图 说明 主视图 局部放大分析 全视图 从开始到结束的完整 Trace 支持： 鼠标拖拽放大 Chart Width 调整 局部放大分析  六、游标分析（Cursor） 支持 X / Y 双轴游标： X 轴：时间差 Y 轴：电压、电流差 右侧 Cursor 标签页可自动统计： AB / CD 差值 对应信号值  七、统计功能（Statistics） 路径： 右侧 → Statistic 支持统计： 最大值 最小值 平均值 RMS 统计范围 = 当前选中区域  八、Annotation（标签） 1. 手动标签 主视图右键 → Add Annotation 支持： 编辑内容 添加说明 自定义 Marker 颜色/名称  2. 自动标签 路径： Auto Annotation 可设定： 电压阈值 条件（≥ / ≤） 自动标注事件  九、合成 Channel（高级计算） 功能： 将已有采样数据通过函数计算生成新 Channel。 示例： RMS 计算 自定义公式 路径： Add → New Group 可选择函数并设置窗口长度  适用于： 高级功耗分析 动态 RMS 计算 定制算法分析 十、数据保存方式 三种方式： 1️⃣ 保存为 QPS 格式 Save / Save As 需 QPS 打开  2️⃣ 导出为 CSV File → Export → As CSV 可 Excel 打开 可选择 Current Selection（仅保存选中区域）     十一、截图功能 左上角相机图标： 支持： 全屏 主视图 主视图+Channel 名称 Timeline 选择 输出 JPG / PNG  十二、Python 自动化支持 所有 Quarch 产品支持 Python 自动化。 支持 Python 2.x / 3.x 推荐 Python 3.9+ 需安装 Quarch Python 库 参考 User Guide 文档配置  十三、整体能力总结 QPS + PAM 提供： 电压、电流、功耗精细采样  μs 级采样分辨率  灵活 Trigger 机制  区域统计与 RMS  Annotation 协作机制  合成 Channel 高级分析  CSV 导出与格式转换  Python 自动化接口 总体评价（技术视角） 该系统定位于： 存储、PCIe、M.2 等各类PCIe，SAS/SATA, USB等设备以及嵌入式device等设备电源与sideband边带信号的精细功耗分析与故障定位。 其优势在于： 工程调试友好 自动化能力强 适合研发实验室与验证团队 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB) 链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。  

最近有用户问询关于PCIe协议分析仪是否支持通过API调用进行自动化测试，包括协议分析仪和训练器等功能，当然，这对于SerialTek这类高端PCIe协议分析分析来说是一个非常基本的功能，我们今天的视频详细讲解、演示了一下如何使用SerialTek PCIe analyzer的RESTful API控制协议分析仪进行自动化测试。感兴趣的朋友可以直接参考下面的43分钟的高清视频，或者直接阅读视频下面的演示的过程的总结文字。 为了方便工程师观看，我们针对本期视频并处理添加了中文字幕供大家参考。如果想看高清视频建议要在电脑上打开上面的视频链接进行观看！创作不易，欢迎分享到朋友圈或者与朋友讨论！如果想搬运我们的视频请告知我们。 SerialTek PCIe 5.0/6.0 协议分析仪API自动化编程演示 —— 基于 RESTful API 的自动化抓包与测试实践总结报告 一、视频核心主题 本视频围绕一个核心目标展开： 如何通过 RESTful API 控制 SerialTek PCIe 5.0/6.0 协议分析仪，实现自动化抓包与测试流程。 重点包括： 硬件连接架构说明 分析仪平台介绍（SerialTek公司Kodiak 系列架构） REST API 工作机制解析 Python 自动化控制示例 自动化测试典型应用场景 二、整体硬件架构与信号路径 1️⃣ 测试环境组成 本次实验环境为： 台式机主板（Intel CPU） 华硕 Z890 主板 PCIe 5.0 x4 M.2 SSD M.2 转接插卡 PCIe 5.0 Pod SerialTek Kodiak系列 PCIe 协议分析仪 2️⃣ 信号链路结构说明 完整链路逻辑为： CPU ↓PCIe x4 插槽 ↓Adapter Key Board（转接卡） ↓PCIe 5.0 Pod ↓Device Adapter ↓M.2 SSD Pod 的作用 Pod 作为中间采集模块： 支持多接口形态 支持 DualPod（企业级双 x2） 本实验为单路 x4 模式 3️⃣ 线缆类型说明 系统包含三类关键连接： ✔ Sideband 线 连接到分析仪 Sideband0 负责辅助控制信号 ✔ Y 型 Cable 分为： Upstream（U0 / U1） Downstream（D0 / D1） 支持双 x2 架构，但本例仅使用 x4 单链路。 三、SerialTek 分析仪平台介绍 1️⃣ 品牌与架构 原 SerialTek 被Ellisys 公司收购，总部位于瑞士；研发中心：伦敦 Kodiak 架构（PCIe 4.0 之后新产品架构的系列名称） 支持版本： PCIe 4.0 PCIe 5.0 PCIe 6.0 即将支持 7.0 本设备为： PCIe Gen5 x16 分析仪 2️⃣ 设备接口与管理 前面板提供： 触摸屏（可查看链路状态） 管理口（以太网） 万兆口（可选） USB（一般不使用） 通过浏览器即可访问 Web GUI，无需安装客户端。 四、为什么需要 REST API？ 1️⃣ 手动模式的典型流程 传统人工操作： 打开 Web GUI Start Capture 执行测试 Stop Capture 保存 Trace 分析 适合问题排查，但不适合： 批量回归测试 自动验证 连续抓包 无人值守测试 2️⃣ 自动化测试典型场景 例如： 芯片回片验证 固件迭代测试 压力测试 批量 FIO 读写测试 希望实现： 循环：    Start Capture    运行测试    Stop Capture    保存 Trace    下一轮 人工执行不可行，因此需要 REST API 自动化控制。 五、REST API 工作原理 1️⃣ 架构模型 分析仪内部提供： 基于 HTTP 协议的 RESTful API 控制方式为： 客户端（Python）   ↓HTTP Request（GET / POST / DELETE）   ↓分析仪   ↓调用本地功能   ↓执行抓包 / 保存 / 停止等动作 2️⃣ API 文档获取 在分析仪 Web 界面： Help  → API Specification 包含： Introduction Capture 类接口 Device 类接口 Hardware 类接口 Endpoint (EP) 说明 3️⃣ 常见 API 类型 例如： startCapture stopCapture saveTrace lock / unlock 资源 查询状态 每个 API 包含： URL HTTP 方法 Body 内容 权限说明 4️⃣ EP 的含义 EP = Endpoint 即 API 的具体功能节点。 六、Python 自动化控制实现 1️⃣ 运行环境 支持： Windows Linux 要求： Python 环境 requests 库 安装方式： pip install requests 2️⃣ Python 控制流程示例逻辑 示例流程： 1. 调用 startCapture API2. 执行 FIO（1 秒读写）3. 调用 stopCapture API4. 调用 saveTrace API 测试主机运行 Linux，对 SSD 执行 FIO。 3️⃣ 优势 通过脚本可以实现： 无人值守测试 批量验证 自动保存日志 Trace 与 Log 对应分析 便于回归问题定位 七、本次演示的完整自动化流程 实际演示步骤为： Step 1 通过 REST API → Start Capture Step 2 在 Linux 下运行 FIO 1 秒 Step 3 通过 REST API → Stop Capture Step 4 通过 REST API → 保存 Trace 八、技术价值总结 本视频展示的核心价值在于： ✔ 将协议分析仪纳入自动化验证体系 传统协议分析仪是： “人工问题排查工具” 通过 REST API 后，它变成： “自动化验证系统的一部分” ✔ 支持芯片研发验证流程升级 适用于： PCIe 控制器芯片验证 SSD 主控开发 NVMe 固件调试 PCIe 训练问题定位 批量一致性测试 ✔ 与 CI / 自动化测试框架集成 可结合： Jenkins Python Test Framework 自动化回归系统 硬件验证实验室调度系统 九、结论 本视频系统讲解了： PCIe 5.0 x4 测试硬件架构 Pod 与信号链路说明 SerialTek Kodiak 系列PCIe协议分析仪介绍 REST API 架构与调用原理 Python 自动化控制示例 自动化抓包的实际应用场景 核心思想是： 协议分析仪不仅是“调试工具”， 更可以成为“自动化验证系统的一部分”。 更多关于PCIe 6.0/CXL的测试工具和技术，请下载Saniffer公司2026.1.6最新更新的白皮书15.1版本 - PCIe5&6.0, CXL, NVMeNVMoF, SSD, NAND, DDR5, 800GE测试技术和工具白皮书_ver15.1-low resolution.pdf（低分辨率版本，file size: 63MB）；需要高清图片pdf版本的请参见本文底部的联系方式联系我们获取（file size: 204MB) 链接: https://pan.baidu.com/s/1R-tJEqwBlzBaDR0WLuMU0Q?pwd=9av3 提取码: 9av3 如果你有其任何关于PCIe5&6.0, CXL, NVMe/NVMoF, NAND, DDR5/LPDDR5以及UFS测试方面的我问题想咨询，请访问：访问www.saniffer.cn / www.saniffer.com 访问我们的相关测试工具和产品；或者添加点击左下角“阅读原文”留言，或者saniffer公众号留言，致电021-50807071 / 13127856862，sales@saniffer.com。